TWI474151B

TWI474151B - 時脈訊號的倍頻方法及裝置

Info

Publication number: TWI474151B
Application number: TW102110979A
Authority: TW
Inventors: Song Sheng Lin
Original assignee: Silicon Integrated Sys Corp
Priority date: 2012-07-06
Filing date: 2013-03-27
Publication date: 2015-02-21
Also published as: TW201403288A; CN103532694B; US8710879B2; US20140009193A1; CN103532694A

Description

時脈訊號的倍頻方法及裝置

本發明是關於一種頻率放大器，特別是一種時脈訊號的倍頻方法及裝置。

近年來，微處理器的整合度和功能越高，然而所衍生出的問題也越來越多。第一，當時脈偏移(clock skew)和時脈頻率越高，系統單晶片(system-on-chip,SoC)的體積將越大。結果，單位的週期時間將變短，而訊號的抖動(jitter)也因此增加。第二，越高的整合度就需要越高的功率強度，因此也需要將低功率的設計納入考量。

因此，需要發展一種可利用倍頻方法來提高時脈頻率並維持低抖動和低功率損耗的裝置。

鑒於以上的問題，本發明在於提供一種時脈訊號的倍頻方法及裝置，藉以解決習用技術的問題。

本發明所揭露之時脈訊號的倍頻裝置包含一振盪電路、一控制訊號產生電路、一門檻值產生電路和一時脈輸出電路。振盪電路產生一初始振盪訊號。控制訊號產生電路比較初始振盪訊號和一參考訊號，以產生一第一控制訊號。門檻值產生電路接收初始振盪訊號，並至少根據第一控制訊號，將至少一高門檻值和至少一低門檻值依序輸出。時脈輸出電路包含一數位邏輯模組。數位邏輯模組處理初始振盪訊號與至少一低門檻值和至少一高門檻值的其中一門檻值間的比較結果，以及處理初始振盪訊號與低位準訊號間的比較結果，以輸出一輸出時脈訊號。

本發明所揭露之時脈訊號的倍頻方法包含以下步驟。首先，提供初始振盪訊號，並且將初始振盪訊號與一參考訊號作比較，以產生一第一控制訊號。由一門檻值產生電路至少根據第一控制訊號，選擇地傳送至少一低門檻值和至少一高門檻值的其中一門檻值。由一數位邏輯模組處理初始振盪訊號與傳送的門檻值間的比較結果，以及處理初始振盪訊號和一低位準訊號間的比較結果，以輸出一輸出時脈訊號。

本發明之時脈訊號的倍頻方法及裝置，藉由門檻值產生電路來調整至少一低門檻值和至少一高門檻值，並且至少根據第一控制訊號，選擇地傳送至少一低門檻值和至少一高門檻值的其中一門檻值至數位邏輯模組。接著，由數位邏輯模組處理初始振盪訊號與接收到的門檻值間的比較結果，以及處理初始振盪訊號和一低位準訊號間的比較結果，以更新輸出時脈訊號。如此一來，便可在維持低功率損耗並維持小面積的情況下，根據應用的需求來調整輸出時脈訊號之頻率的大小。

以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。

10、20‧‧‧裝置

110、210‧‧‧振盪電路

120、220‧‧‧控制訊號產生電路

121、221‧‧‧控制比較器

122、132、222‧‧‧反向元件

130‧‧‧偵測電路

131、230‧‧‧偵測單元

140、240‧‧‧門檻值產生電路

141、241‧‧‧校正單元

142、242‧‧‧門檻值暫存單元

143、244‧‧‧數位類比轉換器

150、250‧‧‧時脈輸出電路

151、251‧‧‧第一比較器

152、252‧‧‧第二比較器

153‧‧‧第一反或閘

243、610、620‧‧‧門檻選擇單元

253‧‧‧第三比較器

254‧‧‧第四比較器

255‧‧‧第一反互斥或閘

256‧‧‧第二反互斥或閘

257‧‧‧第一反及閘

611‧‧‧多工器

612、624‧‧‧解碼器

621‧‧‧第二反及閘

622‧‧‧第三反及閘

623‧‧‧第二反或閘

C1、C2、C3、C4、C5、C6‧‧‧電容

CA1、CA4‧‧‧第一邏輯訊號

CA2、CA3‧‧‧第二邏輯訊號

CA5‧‧‧第三邏輯訊號

CA6‧‧‧第四邏輯訊號

CK1‧‧‧初始振盪訊號

CK2、CK3‧‧‧輸出時脈訊號

CN1‧‧‧第一子邏輯訊號

CN2‧‧‧第二子邏輯訊號

En1、En3‧‧‧啟動訊號

En2‧‧‧反向啟動訊號

NG1‧‧‧第一反及閘訊號

NG2‧‧‧第二反及閘訊號

NR‧‧‧第三控制訊號

Q1、Q2、Q3、Q4、Q5、Q6‧‧‧開關

RE1、RE2‧‧‧重置訊號

RS‧‧‧選擇訊號

SE1‧‧‧第一控制訊號

SE2‧‧‧第二控制訊號

Vref‧‧‧參考訊號

V_TL1 ‧‧‧低門檻值

V_TH1 ‧‧‧高門檻值

V_TL2 ‧‧‧第一低門檻值

V_TH2 ‧‧‧第一高門檻值

V_TL3 ‧‧‧第二低門檻值

V_TH3 ‧‧‧第二高門檻值

W1、W2、W3、W4、W5、W6‧‧‧開關

第1圖係為根據本發明之一實施例的時脈訊號的倍頻方法的流程圖。

第2圖係為根據第1圖之兩倍頻的時脈訊號的裝置的方塊圖。

第3圖係為根據第2圖之兩倍頻的時脈訊號的倍頻方法的流程圖。

第4圖係為根據第3圖之校正流程的一實施例的流程圖。

第5圖係為根據第2圖之裝置的時序圖。

第6圖係為根據第1圖之四倍頻的時脈訊號的裝置的方塊圖。

第7A圖和第8A圖係為根據第6圖中門檻選擇單元的方塊示意圖。

第7B圖和7C圖為根據第7A圖之門檻選擇單元的真值表。

第8B圖係為根據第8A圖之門檻選擇單元的真值表。

第9圖係為根據第6圖之四倍頻的時脈訊號的倍頻方法的流程圖。

第10圖係為根據第6圖之校正流程的一實施例的流程圖。

第11圖係為根據第6圖之裝置的時序圖。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

第1圖係為根據本發明之一實施例的時脈訊號的倍頻方法的流程圖。首先，提供一振盪訊號，亦即初始振盪訊號(步驟S10)。當振盪電路預備好後(步驟S20)，選擇其中一個電壓位準，亦即門檻值(步驟S30)，並透過對應的其中一個取樣保持電路，將選擇的門檻值傳送至時脈輸出電路(步驟S40)。藉由將初始振盪訊號與所選擇不同的門檻值相比較，以調整輸出時脈訊號(步驟S50)。在栓鎖輸出時脈訊號的過程中(步驟S60)，這些門檻值將在校正程序中被校正，以更新輸出時脈訊號(步驟S70)。然而，當輸出時脈訊號已栓鎖(步驟S60)且達到期望的責任週期或脈寬時，就不用再執行校正程序。當輸出時脈訊號栓鎖後，本發明的系統會正常運作(步驟 S30-S50)。換句話說，系統會直接使用以校正完畢的門檻值，以輸出輸出時脈訊號。

透過上述的過程，輸出時脈訊號的頻率可被調整成初始振盪訊號的頻率的二的倍數，且符合期望的責任週期或脈寬。上述已栓鎖的輸出時脈訊號表示輸出時脈訊號的頻率已透過上述過程，達到預期頻率。

第2圖係為根據第1圖之兩倍頻的時脈訊號的裝置的方塊圖。裝置10包含一振盪電路110、一控制訊號產生電路120、一偵測電路130、一門檻值產生電路140和一時脈輸出電路150。裝置10中各個元件的詳細結構如下所述。

振盪電路110輸出一初始振盪訊號CK1至裝置10。振盪電路可為例如一晶體振盪器、一電壓控制振盪器(voltage-controlled oscillator,VCO)或其他形式的振盪器。控制訊號產生電路120包含一控制比較器121和一反向元件122。控制比較器121包含一正端、一負端和一輸出端。控制比較器121的正端接收一參考訊號Vref。控制比較器121的負端連接於振盪電路110，用以接收初始振盪訊號CK1。控制比較器121比較初始振盪訊號CK1和參考訊號Vref，以輸出一第一控制訊號SE1。反向元件122連接於控制比較器121的輸出端，用以接收第一控制訊號SE1，並將第一控制訊號SE1反轉後，輸出一第二控制訊號SE2。參考訊號Vref可為例如裝置10的一系統電壓Vdd的一半(1/2 Vdd)。

門檻值產生電路140包含一校正單元141，一門檻值暫存單元142和一數位類比轉換器143。校正單元141連結於振盪電路110和時脈輸出電路150，用以校正一輸出時脈訊號CK2的責任週期或其脈寬。門檻值暫存單元142連結於校正單元141，用以儲存校正後的門檻值。然後，在此實施例中，門檻值暫存單元142會根據第一控制訊號SE1，非同步地輸出每一個儲存的門檻值至數位類比轉換器143。在一實施例中，門檻值暫存單元142所儲存的門檻值包含例如至少一高門檻值和至少一低門檻值。數位類比轉換器143將所選擇的門檻值由數位型態轉換成類比型態，然後再輸出轉換後的門檻值至時脈輸出電路150。在另一實施例中，門檻值暫存器142可以用一記憶單元或其他形式的儲存裝置代替。

在一實施例中，校正單元141可根據第一控制訊號，選擇地校正其中一個門檻值，然後直接傳送校正後的門檻值至數位類比轉換器143，而無須將此校正後的門檻值儲存於門檻值暫存單元142中。

時脈輸出電路150包含一第一比較器151、一第二比較器152和一第一反或閘153(一數位邏輯模組)。在一實施例中，第一比較器151的正端連結於振盪電路110，以接收初始振盪訊號CK1。第一比較器151的負端透過第一取樣保持電路，接收一高門檻值。第二比較器152的負端連結於振盪電路110，以接收初始振盪訊號CK1。第二比較器152的正端透過第二取樣保持電路接收一低門檻值。上述第一取樣保持電路和第二取樣保持電路的結構將於以下其他地方說明。

第一比較器151比較初始振盪訊號CK1和高門檻值，以輸出一第一邏輯訊號CA1。第二比較器152比較初始振盪訊號CK1和低門檻值，以輸出一第二邏輯訊號CA2。接著，由於第一反或閘連結於第一比較器151的輸出端和第二比較器152的輸出端，因此可以處理第一邏輯訊號CA1和第二邏輯訊號CA2，然後更新輸出時脈訊號CK2。關於上述時脈輸出電路150的內容將於「第3圖」中說明。

偵測電路130包含一偵測單元131和一反向元件132。偵測單元131偵測振盪電路110是否預備好。舉例來說，偵測單元131藉由設置在偵測電路130內的一峰值偵測器，偵測初始振盪訊號CK1的峰值是否達到一偵測門檻值。當振盪電路110預備好時，偵測電路130會輸出一高位準的啟動訊號En1。當振盪電路110尚未預備好時，偵測電路130會輸出一低位準的啟動訊號En1。反向元件132連結於偵測電路130，用以將啟動訊號En1反向，以輸出一反向啟動訊號En2。

第一取樣保持電路包含一開關Q1和一第一充電電路。開關Q1設置於數位類比轉換器143和第一比較器151的負端之間，用以受第二控制訊號SE2的控制而切換。第一充電電路包含一電容C1和一開關W1。開關W1設置於第一比較器151的負端和接地之間，用以根據裝置10的一重置訊號RE1而切換。電容C1設置於第一比較器151的負端和接地之間。

第二取樣保持電路包含一開關Q2和一第二充電電路。開關Q2設置於數位類比轉換器143和第二比較器152的正端之間，用以根據第一控制訊號SE1作切換。第二充電電路包含一電容C2和一開關W2。開關W2設置於第二比較器152的正端和接地之間，用以根據重置訊號RE1作切換。電容C2設置於第二比較器152的正端和接地之間。裝置10的詳細運作如下。

如「第3圖」和「第5圖」所示，其中「第3圖」係為根據「第2圖」之兩倍頻的時脈訊號的倍頻方法的流程圖，「第5圖」係為根據「第2圖」之裝置的時序圖。首先，當裝置10被啟動時，裝置10將被初始化(步驟S210)。裝置10提供一重置訊號RE1給開關W1和W2，以控制開關W1和W2關閉，使儲存在電容C1和電容C2中的能量將被移除。

接著，判斷第一控制訊號SE1(步驟S220)。當初始振盪訊號CK1的位準大於參考訊號Vref的位準時，第一控制訊號SE1為低位準(亦即為“0”的邏輯位準)，第二控制訊號SE2為高位準(亦即為“1”的邏輯位準)，且高門檻值V_TH1 將被選擇(步驟S232)。

然後，偵測單元131進一步判斷振盪電路110的運作(步驟242)。當振盪電路110尚未預備好，啟動訊號En1 為低位準，且程序回到步驟S220。當振盪電路110預備好時，啟動訊號En1為高位準。此時，門檻值產生電路140、第一比較器151和第二比較器152被啟動。門檻值產生電路140透過導通的開關Q1根據第二控制訊號SE2所提供的一第一取樣保持路徑，傳送高門檻值V_TH1 至第一比較器151。此時，高門檻值V_TH1 對電容C1充電，以維持第一比較器151的負端的電壓位準在高門檻值V_TH1 。

第一比較器151會比較初始振盪訊號CK1和高門檻值V_TH1 (步驟S252)。當初始振盪訊號CK1的位準大於高門檻值V_TH1 時，第一比較器151的輸出端所提供的第一邏輯訊號CA1為高位準(步驟S262)。同時，因為第二比較器152的正端沒有接收到任何輸入訊號(等同於表示為“0”的一低位準訊號)，第二比較器152的輸出端所提供的第二邏輯訊號CA2為低位準。第一反或閘153接收第一邏輯訊號CA1和第二邏輯訊號CA2，以輸出低位準的輸出時脈訊號CK2(步驟S270)。

然而，當初始振盪訊號CK1的位準低於高門檻值V_TH1 時，第一邏輯訊號CA1變為低位準(步驟S264)。同時，第二邏輯訊號CA2因沒有訊號輸入比較器152的正端而呈現低位準。因此，第一反或閘153接收低位準的第一邏輯訊號CA1和低位準的第二邏輯訊號CA2，而輸出高位準的輸出時脈訊號CK2(步驟S270)。

另一方面，在步驟S220中，當初始振盪訊號CK1的位準低於參考訊號Vref時，第一控制訊號SE1變為高位準，第二控制訊號SE2變為低位準，並且低門檻值V_TL1 將被選擇(步驟S231)。

接著，偵測單元131判斷振盪電路110的運作(步驟241)。當振盪電路110尚未預備好，啟動訊號En1為低位準，且程序回到步驟S220。當振盪電路110已預備好時，啟動訊號En1為高位準。此時，門檻值產生電路140、第一比較器151和第二比較器152被啟動。當開關Q2根據第一控制訊號SE1導通時，門檻值產生電路140可透過一第二路徑傳送低門檻值V_TL1 至第二比較器152，並且低門檻值V_TL1 會對電容C2充電，使第二比較器152的正端的位準維持在低門檻值V_TL1 。

第二比較器152進一步比較初始振盪訊號CK1和低門檻值V_TL1 (步驟S251)。當初始振盪訊號CK1的位準低於低門檻值V_TL1 時，第二比較器152的輸出端所提供的第二邏輯訊號CA2為高位準(步驟S261)。同時，由於第一比較器151的負端沒有任何輸入訊號，使得第一邏輯訊號CA1為低位準。因此，第一反或閘153接收高位準的第二邏輯訊號CA2和低位準的第一邏輯訊號CA1，而輸出低位準的輸出時脈訊號CK2(步驟S270)。

透過上述的步驟S220至S270，輸出時脈訊號CK2 逐漸栓鎖。此外，在輸出時脈訊號CK2栓鎖的過程中，門檻值產生電路140會執行門檻值的校正程序，因此時脈輸出電路150利用門檻值產生電路140所提供的每一個門檻值，更新輸出時脈訊號CK2。當輸出時脈訊號CK2已經達到預期的責任週期(步驟S280)時，就不用再執行校正程序，以調整門檻值，並且經由步驟S220至S270，裝置10會直接利用這些門檻值栓鎖輸出時脈訊號。上述的校正程序的流程記載如下。

第4圖係為根據第3圖之校正流程的一實施例的流程圖。首先，判斷啟動訊號En1和輸出時脈訊號CK2(步驟S310)。當啟動訊號En1為低位準和輸出時脈訊號CK2尚未開始栓鎖時，程序維持在步驟S310。當啟動訊號En1變為高位準和輸出時脈訊號CK2開始栓鎖時，校正單元141判斷是否先校正高門檻值V_TH1 (步驟S320)。當執行高門檻值V_TH1 的校正時，根據一預設值來判斷第一邏輯訊號CA1的責任週期(步驟S330)。

在一實施例中，上述之預設值可定義為25%。當第一邏輯訊號CA1的責任週期符合25%時，校正單元141不會對高門檻值V_TH1 進行任何處理。當第一邏輯訊號CA1的責任週期不同於25%時，校正單元141將調整高門檻值V_TH1 ，例如增加或減少高門檻值V_TH1 (步驟S331)直到第一邏輯訊號CA1的責任週期符合25%(步驟S332)。調整後的高門檻值V_TH1 將儲存在門檻值暫存單元142中(步驟S350)。

另一方面，當校正低門檻值V_TL1 時，根據上述的預設值判斷第二邏輯訊號CA2的責任週期(步驟S340)。當第二邏輯訊號CA2的責任週期符合25%時，校正單元141不會對低門檻值V_TL1 進行任何處理。當第二邏輯訊號CA2的責任週期不同於25%時，校正單元141會調整低門檻值V_TL1 (步驟S341)直到第二邏輯訊號CA2的責任週期符合25%(步驟S342)。調整後的低門檻值V_TL1 將會儲存於門檻值暫存單元142中(步驟S350)。

在一實施例中，低門檻值和高門檻值的校正可同時執行。

第6圖係為根據第1圖之四倍頻的時脈訊號的裝置的方塊圖。裝置20包含一振盪電路210、一控制訊號產生電路220、一偵測單元230、一門檻值產生電路240和一時脈輸出電路250。振盪電路210、控制訊號產生電路220和偵測單元230與「第2圖」中的相對應元件相同。裝置20中的其他元件的內容如下所述。

門檻值產生電路240包含一校正單元241、一門檻值暫存單元242、一門檻選擇單元243和一數位類比轉換器244。門檻值暫存單元242和數位類比轉換器244分別與「第2圖」的門檻值暫存單元142和數位類比轉換器143相同。

校正單元241連結於門檻值暫存單元242、振盪電路210和偵測電路230，用以校正門檻值。在一實施例中，門檻值包含一第一低門檻值、一第一高門檻值、一第二低門檻值和一第二高門檻值。所有校正後的門檻值都將儲存於門檻值暫存單元242中。根據一選擇訊號RS，依序選擇其中一個門檻值，並將選擇的門檻值傳送至數位類比轉換器244。門檻選擇單元243連結於門檻值暫存單元242和時脈輸出電路250，用以提供選擇訊號RS至門檻值暫存單元242。根據一第一邏輯訊號CA4和/或一第二邏輯訊號CA3和第一控制訊號SE1，產生選擇訊號RS。第一邏輯訊號CA4、第二邏輯訊號CA3和第一控制訊號SE1的實施方式如「第7B圖」和「第7C圖」所示，或如「第8B圖」所示。

根據「第7B圖」和「第7C圖」的一實施例中，如「第7A圖」所示，門檻選擇單元610包含一多工器611和一解碼器612。多工器611連結於比較器221和時脈輸出電路250，用以根據第一控制訊號SE1，選擇第一邏輯訊號CA3和第二邏輯訊號CA4的其中一者作為一第三控制訊號NR。解碼器612根據第一控制訊號SE1，將第三控制訊號NR解碼，以輸出選擇訊號RS。

根據「第8B圖」的其他實施例中，如「第8A圖」所示，門檻選擇單元620包含一第二反及閘621、一第三反及閘622、一第二反或閘623和一解碼器624。第二反及閘621處理第二控制訊號SE2和第一邏輯訊號CA3，以輸出一第一反及閘訊號NG1。第二反及閘622處理第一控制訊號SE1 和第二邏輯訊號CA4，以輸出一第二反及閘訊號NG2。第二反或閘623處理第一邏輯訊號NG1和第二邏輯訊號NG2，以輸出一第三控制訊號NR。解碼器624將第三控制訊號NR和第一控制訊號SE1解碼，以輸出選擇訊號RS。

如「第6圖」所示，時脈輸出電路250透過一第一取樣保持電路、一第二取樣保持電路、一第三取樣保持電路和一第四取樣保持電路，連結於門檻值產生電路240。時脈輸出電路250包含一第一比較器251、一第二比較器252、一第三比較器253、一第四比較器254和一數位邏輯模組。數位邏輯模組包含例如一第一反互斥或閘255、一第二反互斥或閘256和一第一反及閘257。每一個比較器非同步地將初始振盪訊號與第一低門檻值、第一高門檻值、第二低門檻值和第二高門檻值中的其中一個門檻值作比較，以產生一相對應的邏輯訊號。

第一比較器251的正端連結於振盪電路210，用以接收初始振盪訊號CK1，第一比較器251的負端透過一第一路徑，從數位類比轉換器244接收第一低門檻值。此第一路徑係由第一取樣保持電路所提供。第一比較器251比較初始振盪訊號CK1和第一高門檻值，以由其輸出端輸出一第一邏輯訊號CA3。

第二比較器252的負端連結於振盪電路210，用以接收初始振盪訊號CK1。第二比較器252的正端透過一第二路徑，從數位類比轉換器244接收第一高門檻值。此第二路徑由第二取樣保持電路提供。第二比較器252比較初始振盪訊號CK1和第一低門檻值，以由其輸出端輸出一第二邏輯訊號CA4。

第三比較器253的正端連結於振盪電路210，用以接收初始振盪訊號CK1。第三比較器253的負端透過一第三路徑，從數位類比轉換器244接收第二高門檻值。此第三路徑係由第三取樣保持電路所提供。第三比較器253比較初始振盪訊號CK1和第二高門檻值，以由其輸出端輸出一第三邏輯訊號CA5。

第四比較器254的負端連結於振盪電路210，用以接收初始振盪訊號CK1。第四比較器254的正端透過一第四路徑，從數位類比轉換器244接收第二低門檻值。此第四路徑係由第四取樣保持電路提供。第四比較器254比較初始振盪訊號CK1和第二低門檻值，以由其輸出端輸出一邏輯訊號CA6。

第一反互斥或閘255處理第一邏輯訊號CA3和第三邏輯訊號CA5，以輸出一第一子邏輯訊號CN1。第二反互斥或閘256處理第二邏輯訊號CA4和第四邏輯訊號CA6，以輸出一第二子邏輯訊號CN2。第一反及閘257處理第一子邏輯訊號CN1和第二子邏輯訊號CN2，以輸出倍頻的輸出時脈訊號CK3。此輸出時脈訊號CK3的頻率為初始振盪訊號的數倍。

在此實施例中，每一個取樣保持電路包含一充電開關(如開關Q3至Q6的任一個所示)、一充電電容(如電容C3至C6的任一個所示)和一重置開關(如開關W3至W6的任一個所示)。每一個開關設置於數位類比轉換器244和時脈輸出電路250中相對應的比較器的正端或負端之間，且根據一相對應的開關訊號作切換。同一組的充電電容和重置開關設置在相對應的比較器的正端或負端與接地之間。重置開關根據裝置20提供的一重置訊號RE2作切換。

當重置訊號RE2為高位準時，開關W3、W4、W5和W6同步導通，使得儲存在電容C3、C4、C5和C6的能量分別洩到接地。此外，一及閘(AND gate)處理第二控制訊號SE2和第三控制訊號NR，以產生用以控制開關Q3的一第一開關訊號。另一及閘處理控制訊號SE1和第三控制訊號NR，以產生用以控制開關Q4的一第二開關訊號。邏輯訊號CA3用以直接產生用以控制開關Q5的第三開關訊號。邏輯訊號CA4用以直接產生用以控制開關Q6的第四開關訊號。

如「第9圖」和「第11圖」所示，當裝置20開始運作時(步驟S710)，初始化裝置20。裝置20提供一重置訊號RE2，使開關W3、W4、W5和W6導通，以重置電容C1、C2、C3和C4。

接著，由控制比較器221根據參考訊號Vref，判斷初始振盪訊號CK1(步驟S720)。當初始振盪訊號CK1的位準小於參考訊號Vref時，第一控制訊號SE1為高位準。此時，第一低門檻值V_TL2 將被選擇(步驟S721)。相反地，第一控制訊號SE1則為低位準。此時，第一高門檻值V_TH2 將被選擇(步驟S722)。

當選擇第一低門檻值V_TL2 時，由偵測單元230偵測振盪電路210的運作(步驟731)。當振盪電路210尚未預備好，程序回到步驟S720。相反的，啟動訊號En3將變為高位準，以進一步啟動所有的取樣保持電路、時脈輸出電路250的比較器、校正單元241和數位類比轉換器244。門檻值產生電路240透過第二路徑傳送第一低門檻值V_TL2 至第二比較器252。第二比較器252比較初始振盪訊號CK1和第一低門檻值V_TL2 (步驟S741)，以輸出第二邏輯訊號CA4。

當初始振盪訊號CK1的位準大於第一低門檻值V_TL2 時，第二邏輯訊號CA4為低位準(步驟S743)。第二反互斥或閘256處理第二邏輯訊號CA4和低位準的第四邏輯訊號CA6，以輸出低位準的第二子邏輯訊號CN2(步驟S770)。此時，第一反互斥或閘255處理皆為低位準的第一邏輯訊號CA3和第三邏輯訊號CA5，以輸出高位準的第一子邏輯訊號CN1(步驟S770)。第一反及閘257處理第一子邏輯訊號CN1和第二子邏輯訊號CN2，以輸出高位準的輸出時脈訊號CK3(步驟S780)。

當初始振盪訊號CK1的位準小於第一低門檻值V_TL2 時，邏輯訊號CA4為高位準(步驟S745)。第二反互斥或閘256處理第二邏輯訊號CA4和仍是低位準的第四邏輯訊號CA6，以輸出高位準的第二子邏輯訊號CN2(步驟S770)。由於第一比較器251的負端和第三比較器253的正端皆無輸入訊號，使得第一邏輯訊號CA3和第三邏輯訊號CA5皆為低位準。因此，第一反互斥或閘255處理皆為低位準的第一邏輯訊號CA3和第三邏輯訊號CA5，並輸出高位準的第一子邏輯訊號CN1(步驟S770)。第一反及閘257處理第一子邏輯訊號CN1和第二子邏輯訊號CN2，並輸出低位準的輸出時脈訊號CK3(步驟S780)。

另一方面，當根據選擇訊號RS而選擇第二低門檻值V_TL3 時，將選擇的第二低門檻值V_TL3 透過第四路徑傳送至第四比較器254(步驟S751)。此第四路徑係根據高位準的第二邏輯訊號CA4所提供。根據第二低門檻值V_TL3 ，判斷初始振盪訊號CK1(步驟S761)。

當初始振盪訊號CK1的位準大於第二低門檻值V_TL3 ，第四邏輯訊號CA6為低位準(步驟S765)。第二反互斥或閘256處理第四邏輯訊號CA6和高位準的第二邏輯訊號CA4，而輸出低位準的第二子邏輯訊號CN2(步驟S770)。此時，第一邏輯訊號CA3和第三邏輯訊號CA5皆為低位準，使得第一子邏輯訊號CN1為高位準(步驟S770)。第一反及閘257處理第一子邏輯訊號CN1和第二子邏輯訊號CN2，而輸出高位準的輸出時脈訊號(步驟S780)。

當初始振盪訊號CK1的位準小於第二低門檻值V_TL3 時，第四邏輯訊號CA6為高位準(步驟S763)。由於第二邏輯訊號CA4為高位準和第一邏輯訊號CA3和第三邏輯訊號CA5皆為低位準，使得第一子邏輯訊號CN1和第二子邏輯訊號CN2皆為高位準(步驟S770)。因此，輸出時脈訊號CK3變為低位準(步驟S780)。

另一方面，當選擇第一高門檻值V_TH2 時(步驟S722)，且在啟動訊號En3為高位準的情況下，傳送第一高門檻值V_TH2 至第一比較器251(步驟S732)。接著，由第一比較器251根據第一高門檻值V_TH2 判斷初始振盪訊號CK1(步驟S742)。

當初始振盪訊號CK1的位準小於第一高門檻值V_TH2 時，第一比較器251輸出低位準的第一邏輯訊號CA3(步驟S744)。同時，第二邏輯訊號CA4、第三邏輯訊號CA5和第四邏輯訊號CA6皆為低位準。第一反互斥或閘255處理第一邏輯訊號CA3和第三邏輯訊號CA5，而輸出高位準的第一子邏輯訊號CN1(步驟S770)。第二反互斥或閘256處理第二邏輯訊號CA4和第四邏輯訊號CA6，而輸出高位準的第二子邏輯訊號CN2(步驟S770)。第一反及閘257處理第一子邏輯訊號CN1和第二子邏輯訊號CN2，而輸出低位準的輸出時脈訊號 CK3(步驟S780)。

當初始振盪訊號CK1的位準大於第一高門檻值V_TH2 時(步驟S732)，第一邏輯訊號CA3變為高位準(步驟S746)。同時，第二邏輯訊號CA4和第四邏輯訊號CA6皆為低位準，第三邏輯訊號CA5為高位準。第一反互斥或閘255處理第一邏輯訊號CA3和第三邏輯訊號CA5，而輸出高位準的第一子邏輯訊號CN1(步驟S770)。第二反互斥或閘256處理第二邏輯訊號CA4和第四邏輯訊號CA6，而輸出高位準的第二子邏輯訊號CN2(步驟S770)。第一反及閘257處理第一子邏輯訊號CN1和第二子邏輯訊號CN2，而輸出低位準的輸出時脈訊號CK3(步驟S780)。

此外，選擇第二高門檻值V_TH3 ，並透過第三路徑將其傳送至第三比較器253，其中當第一邏輯訊號CA3為高位準時，提供此第三路徑(步驟S752)。根據第二高門檻值V_TH3 ，判斷初始振盪訊號CK1(步驟S762)。

當初始振盪訊號CK1的位準小於第二高門檻值V_TH3 時，第三邏輯訊號CA5為低位準(步驟S764)。此時，第一邏輯訊號CA3仍維持在高位準，而第二邏輯訊號CA4和第四邏輯訊號CA6仍維持在低位準。接著，第一反互斥或閘255處理第一邏輯訊號CA3和第三邏輯訊號CA5，以輸出低位準的第一子邏輯訊號CN1。第二反互斥或閘256處理第二邏輯訊號CA4和第四邏輯訊號CA6，以輸出高位準的第二子邏輯訊號CN2(步驟S770)。第一反及閘257處理第一子邏輯訊號CN1和第二子邏輯訊號CN2，以輸出高位準的輸出時脈訊號CK3(步驟S780)。

當初始振盪訊號CK1的位準大於第二高門檻值V_TH3 時，第三邏輯訊號CA5變為高位準(步驟S766)。同時，第一邏輯訊號CA3仍維持在高位準，第二邏輯訊號CA4和第四邏輯訊號CA6也仍維持在低位準。此時，第一子邏輯訊號CN1為高位準，第二子邏輯訊號CN2為高位準(步驟S770)。輸出時脈訊號CK3則變為低位準(步驟S780)。

本提案中，根據初始振盪訊號CK1和一上一個門檻值的比較結果，以及根據目前的初始振盪訊號CK1和參考訊號Vref比較的結果，來設定選擇門檻值的順序。

透過上述的步驟S720至S780，輸出時脈訊號CK3逐漸栓鎖。此外，在輸出時脈訊號CK3栓鎖的過程中，門檻值產生電路240會校正門檻值，因此時脈輸出電路250可利用門檻值產生電路240傳送的每一個門檻值，更新輸出時脈訊號CK3。當輸出時脈訊號CK3已栓鎖在期望的責任週期時(步驟S790)，就無需再執行校正程序來調整門檻值。此時，裝置20可直接利用校正後的門檻值，透過步驟S720至S780來更新輸出時脈訊號。上述校正程序的流程如下。

第10圖係為根據第6圖之校正流程的一實施例的流程圖。在一實施例中，初始振盪訊號CK1為一全振幅正弦訊號(full swing sinusoidal signal)，而輸出時脈訊號CK3的目標責任週期為50%。初始的門檻值的電壓Vdd經由校正後的結果如下：V_TH3 =Vdd/2×sin(0.375 π)+Vdd/2；V_TH2 =Vdd/2×sin(0.125 π)+Vdd/2；V_TL3 =Vdd/2×sin(1.375 π)+Vdd/2；以及V_TL2 =Vdd/2×sin(1.125 π)+Vdd/2。

首先，判斷啟動訊號En3和輸出時脈訊號CK3(步驟S810)。當啟動訊號En3為低位準時和當輸出時脈訊號CK3尚未開始栓鎖時，維持在步驟S810。當啟動訊號En3變為高位準和輸出時脈訊號CK3開始栓鎖時，校正單元241判斷是否校正高門檻值(步驟S820)。

當校正高門檻值時，門檻值產生電路240進一步判斷是否先校正第一高門檻值V_TH2 (步驟S830)。當先校正第一高門檻值V_TH2 時，根據一第一預設值，判斷第一邏輯訊號CA3的責任週期(步驟S831)。

在一實施例中，當期望輸出時脈訊號的責任週期為50%時，可設定第一預設值為37.5%。當邏輯訊號CA3的責任週期符合37.5%時，校正單元241將不會對初始的第一高門檻值V_TH2 進行任何處理。當邏輯訊號CA4的責任週期不同於37.5%時，校正單元241會調整初始的第一高門檻值V_TH2 ，例如增加或減少第一高門檻值V_TH2 (步驟S832)，直到第一邏輯訊號CA3的責任週期符合37.5%(步驟S833)。然後，調整後的第一高門檻值V_TH2 將儲存在門檻值暫存單元242中(步驟S870)。

當校正第二高門檻值V_TH3 時(步驟S830)，根據一第二預設值判斷第三邏輯訊號CA5的責任週期(步驟S840)。

在一實施例中，當期望輸出時脈訊號的責任週期為50%時，設定第二預設值為12.5%。當第三邏輯訊號CA5的責任週期符合12.5%時，校正單元241不會對第二高門檻值V_TH3 進行任何處理。當第三邏輯訊號CA5的責任週期不同於12.5%時，校正單元241會調整第二高門檻值V_TH3 (步驟S841)，直到第三邏輯訊號CA5的責任週期符合12.5%(步驟S842)。然後，調整後的第二高門檻值V_TH3 會儲存在門檻值暫存單元242中(步驟S870)。

當校正第一低門檻值V_TL2 時，根據第一預設值判斷第二邏輯訊號CA4的責任週期(步驟S851)。當第二邏輯訊號CA4的責任週期符合37.5%時，校正單元241不會對第一低門檻值V_TL2 進行任何處理。當第二邏輯訊號CA4的責任週期不同於37.5%時，校正單元241會調整，亦即增加或減少第一低門檻值V_TL2 (步驟S852)，直到第二邏輯訊號CA4的責任週期符合37.5%(步驟S853)。然後，調整後的第一低門檻值V_TL2 會儲存在門檻值暫存單元242中(步驟S870)。

當在校正第二低門檻值V_TL3 時，根據第二預設值判斷第四邏輯訊號CA6的責任週期(步驟S860)。當第二邏輯訊號CA4的責任週期符合12.5%時，校正單元241不會對第二低門檻值V_TL3 進行任何處理。當第四邏輯訊號CA6的責任週期不同於12.5%時，校正單元241會調整第二低門檻值V_TL3 (步驟S861)，直到第四邏輯訊號CA6的責任週期符合12.5%(步驟S862)。然後，調整後的第二低門檻值V_TL3 會儲存在門檻值暫存單元242中(步驟S870)。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。

Claims

一種時脈訊號的倍頻方法，包含：提供一初始振盪訊號，並比較該初始振盪訊號和一參考訊號，以產生一第一控制訊號；至少根據該第一控制訊號，選擇一門檻值產生電路的至少一低門檻值和至少一高門檻值中的其中一門檻值；以及由一數位邏輯模組處理該初始振盪訊號和該選擇的其中一門檻值間的比較結果以及處理該初始振盪訊號和一低位準訊號間的比較結果，以輸出一輸出時脈訊號，其中該輸出該輸出時脈訊號的步驟包含：由複數個比較器比較該初始振盪訊號和該選擇的其中一門檻值，以及比較該初始振盪訊號和該低位準訊號，以產生複數個邏輯訊號；以及由該數位邏輯模組處理該些邏輯訊號，以輸出該輸出時脈訊號；其中，當該些邏輯訊號的其中一者藉由該初始振盪訊號和選擇的該其中一門檻值間的比較結果而更新時，該些邏輯訊號中的其餘者藉由該初始振盪訊號和該低位準訊號間的比較結果而更新。
如請求項1所述之時脈訊號的倍頻方法，更包含：由該門檻值產生電路校正該至少一低門檻值和該至少一高門檻值，該步驟包含：偵測該些邏輯訊號的責任週期；以及當該些邏輯訊號中至少一者的責任週期不同於相對應的一預設責任週期時，調整該至少一低門檻值和該至少一高門檻值中的至少一者；以及將該至少一低門檻值和該至少一高門檻值中所選擇的該其中一者由數位型態轉換成類比型態，並輸出轉換後的該其中一門檻值。
如請求項2所述之時脈訊號的倍頻方法，其中該產生該些邏輯訊號的步驟包含：比較該初始振盪訊號和該高門檻值，或比較該初始振盪訊號和該低位準訊號，以更新該些邏輯訊號中的一第一邏輯訊號；以及比較該初始振盪訊號和該低門檻值，或比較該初始振盪訊號和該低位準訊號，以更新該些邏輯訊號中的一第二邏輯訊號；其中，當該第一邏輯訊號和該第二邏輯訊號的其中一者經由比較該初始振盪訊號與該低門檻值和該高門檻值的相對應其中一者而被更新時，該第一邏輯訊號和該第二邏輯訊號的另一者經由比較該初始振盪訊號和該低位準訊號而被更新。
如請求項2所述之時脈訊號的倍頻方法，其中該至少一低門檻值包含一第一低門檻值和一第二低門檻值，該至少一高門檻值包含一第一高門檻值和一第二高門檻值，以及該產生該些邏輯訊號的步驟包含：比較該初始振盪訊號和該第一高門檻值，或比較該初始振盪訊號和該低位準訊號，以更新該些邏輯訊號中的一第一邏輯訊號；比較該初始振盪訊號和該第一低門檻值，或比較該初始振盪訊號和該低位準訊號，以更新該些邏輯訊號中的一第二邏輯訊號；比較該初始振盪訊號和該第二高門檻值，或比較該初始振盪訊號和該低位準訊號，以更新該些邏輯訊號中的一第三邏輯訊號；以及比較該初始振盪訊號和該第二低門檻值，或比較該初始振盪訊號和該低位準訊號，以更新該些邏輯訊號中的一第四邏輯訊號；其中，當該些邏輯訊號的其中一者經由該初始振盪訊號與該第一低門檻值、該第一高門檻值、該第二低門檻值和該第二高門檻值中相對應的其中一者間的比較而更新時，該些邏輯訊號的其餘者分別藉由該初始振盪訊號和該低位準訊號間的比較而更新。
如請求項4所述之時脈訊號的倍頻方法，其中該輸出該輸出時脈訊號的步驟更包含：由一第一反互斥或閘處理該第一邏輯訊號和該第三邏輯訊號，以輸出一第一子邏輯訊號；由一第二反互斥或閘處理該第二邏輯訊號和該第四邏輯訊號，以輸出一第二子邏輯訊號；以及由一第一反及閘處理該第一邏輯訊號和該第二子邏輯訊號，以輸出該輸出時脈訊號。
如請求項4所述之時脈訊號的倍頻方法，其中該選擇該至少一低門檻值和該至少一高門檻值的其中一門檻值的步驟包含：由一第二反及閘處理一第二控制訊號和該第一邏輯訊號，以輸出一第一反及閘訊號，其中該第二控制訊號由反轉該第一控制訊號所產生；由一第三反及閘處理該第一控制訊號和該第二邏輯訊號，以輸出一第二反及閘訊號；由一第二反或閘處理該第一反及閘訊號和該第二反及閘訊號，以輸出一第三控制訊號；以及根據該第一控制訊號，將該第三控制訊號解碼，以輸出一選擇訊號，且根據該選擇訊號，選擇該第一低門檻值、該第一高門檻值、該第二低門檻值或該第二高門檻值。
如請求項4所述之時脈訊號的倍頻方法，其中該選擇該至少一低門檻值和該至少一高門檻值的其中一門檻值的步驟包含：根據該第一控制訊號，選擇該第一邏輯訊號或該第二邏輯訊號作為一第三控制訊號；以及根據該第一控制訊號，將該第三控制訊號解碼，以輸出一選擇訊號，以及根據該選擇訊號，選擇該第一低門檻值、第一高門檻值、第二低門檻值或該第二高門檻值。
一種時脈訊號的倍頻裝置，包含：一振盪電路，用以產生一初始振盪訊號；一控制訊號產生電路，電性連接該振盪電路，用以比較該初始振盪訊號和一參考訊號，以產生一第一控制訊號；一門檻值產生電路，電性連接該振盪電路和該控制訊號產生電路，用以接收該初始振盪訊號，以及至少根據該第一控制訊號，依序輸出至少一高門檻值和至少一低門檻值的其中一門檻值，該門檻值產生電路包含：一校正單元，電性連接該振盪電路和該時脈輸出電路，用以選擇地調整該至少一低門檻值和該至少一高門檻值；以及一數位類比轉換器，用以選擇地將該至少一低門檻值和該至少一高門檻值的其中一門檻值由數位型態轉換成類比較型態；以及一時脈輸出電路，電性連接該振盪電路、該控制訊號產生電路和該門檻值產生電路，該時脈輸出電路包含一數位邏輯模組，其中該數位邏輯模組處理該初始振盪訊號和輸出的該其中一門檻值間的比較結果，以及處理該初始振盪訊號和一低位準訊號間的比較結果，以更新一輸出時脈訊號；其中該數位類比轉換器並將轉換後的該其中一門檻值輸出至該時脈輸出電路。
如請求項8所述之時脈訊號的倍頻裝置，其中該時脈輸出電路更包含：複數個比較器，電性連接該數位類比轉換器和該振盪電路，用以比較該初始振盪訊號和該輸出的低門檻值，或比較該初始振盪訊號和該輸出的高門檻值，以及比較該初始振盪訊號和至少一低位準訊號，以產生複數個邏輯訊號；以及該倍頻裝置，更包含：複數個取樣保持電路，連接於該數位類比轉換器和該些比較器，用以非同步地提供一路徑，透過該路徑，該數位類比轉換器傳輸該輸出的門檻值或該輸出的高門檻值至該相對應的比較器。
如請求項9所述之時脈訊號的倍頻裝置，其中該控制訊號產生電路包含：一控制比較器，連接於該振盪電路，用以比較該初始振盪訊號和該參考訊號，以輸出該第一控制訊號；以及一反向元件，連接於該控制比較器，用以將該第一控制訊號反向，以輸出一第二控制訊號。
如請求項10所述之時脈訊號的倍頻裝置，其中該門檻值產生電路更包含：一儲存單元，連接於該校正單元和該數位類比轉換器，用以儲存該高門檻值和該低門檻值，並根據該第一控制訊號，輸出該儲存的高門檻值或該低門檻值至該相對應的比較器。
如請求項9所述之時脈訊號的倍頻裝置，其中該些比較器包含一第一比較器和一第二比較器，該第一比較器比較該初始振盪訊號和該高門檻值，或比較該初始振盪訊號和該低位準訊號，以產生該些邏輯訊號中的一第一邏輯訊號，該第二比較器比較該初始振盪訊號和該低門檻值，或比較該初始振盪訊號和該低位準訊號，以產生該些邏輯訊號中的一第二邏輯訊號，該數位邏輯模組包含一反或閘，以及該反或閘接收該第一邏輯訊號和該第二邏輯訊號，以更新該輸出時脈訊號。
如請求項9所述之時脈訊號的倍頻裝置，其中該至少一高門檻值包含一第一高門檻值和一第二高門檻值，該至少一低門檻值包含一第一低門檻值和一第二低門檻值，以及該些比較器包含：一第一比較器，用以比較該初始振盪訊號和該第一高門檻值，或比較該初始振盪訊號和該低位準訊號，以輸出該些邏輯訊號中的一第一邏輯訊號；一第二比較器，用以比較該初始振盪訊號和該第一低門檻值，或比較該初始振盪訊號和該低位準訊號，以產生該些邏輯訊號中的一第二邏輯訊號；一第三比較器，用以比較該初始振盪訊號和該第二高門檻值，或比較該初始振盪訊號和該低位準訊號，以輸出該些邏輯訊號中的一第三邏輯訊號；以及一第四比較器，用以比較該初始振盪訊號和該第二低門檻值，或比較該初始振盪訊號和該低位準訊號，以輸出該些邏輯訊號中的一第四邏輯訊號；其中，當該第一比較器、該第二比較器、該第三比較器和該第四比較器中的其中一者比較該初始振盪訊號和相對應的該選擇的門檻值時，該第一比較器、該第二比較器、該第三比較器和該第四比較器中其餘者分別比較該初始振盪訊號和該低位準訊號。
如請求項13所述之時脈訊號的倍頻裝置，其中該數位邏輯模組包含：一第一反互斥或閘，連接於該第一比較器和該第三比較器，用以接收該第一邏輯訊號和該第三邏輯訊號，以輸出一第一子邏輯訊號；一第二反互斥或閘，連接於該第二比較器和該第四比較器，用以接收該第二邏輯訊號和該第四邏輯訊號，以輸出一第二子邏輯訊號；以及一第一反及閘，連接於該第一反互斥或閘和該第二反互斥或閘，用以接收該第一子邏輯訊號和該第二子邏輯訊號，以輸出該輸出時脈訊號。
如請求項13所述之時脈訊號的倍頻裝置，其中該門檻值產生電路更包含：一儲存單元，電性連接該校正單元和該數位邏輯轉換器，用以儲存該第一低門檻值、該第一高門檻值、該第二低門檻值和該第二高門檻值，並且根據一選擇訊號，選擇地輸出該第一低門檻值、該第一高門檻值、該第二低門檻值或該第二高門檻值至該數位類比轉換器；以及一門檻選擇單元，電性連接於該儲存單元，該控制訊號產生電路、該第一比較器和該第二比較器，用以根據該第一邏輯訊號、該第二邏輯訊號和該第一控制訊號，提供該選擇訊號。
如請求項15所述之時脈訊號的倍頻裝置，其中該門檻選擇單元包含：一多工器，電性連接於該第一比較器、該第二比較器和該控制訊號產生電路，用以根據該第一控制訊號，選擇該第一邏輯訊號或該第二邏輯訊號作為一第三控制訊號；以及一解碼器，電性連接於該多工器和該控制訊號產生電路，用以根據該第一控制訊號，將該第三控制訊號解碼，以輸出該選擇訊號。
如請求項15所述之時脈訊號的倍頻裝置，其中該門檻選擇單元包含：一第二反及閘，電性連接於該控制訊號產生電路和該時脈輸出電路，用以接收一反向的第一邏輯訊號和一第二控制訊號，以輸出一第一反及閘訊號，其中該第一邏輯訊號經由反向而產生該反向的第一邏輯訊號，以及該第一控制訊號經由反向後產生該第二控制訊號；一第三反及閘，電性連接該控制訊號產生電路和該時脈輸出電路，用以接收該第二邏輯訊號和該第一控制訊號，以輸出一第二反及閘訊號；一反或閘，電性連接於該第二反及閘和第三反及閘，用以接收該第一反及閘訊號和該第二反及閘訊號，用以輸出一第三控制訊號；以及一解碼器，電性連接於該反或閘和該控制訊號產生電路，用以根據該第一控制訊號，將該第三控制訊號解碼，以輸出該選擇訊號。
如請求項9所述之時脈訊號的倍頻裝置，其中該門檻值產生電路透過一校正流程，校正該至少一低門檻值和該至少一高門檻值，以及該校正流程包含：偵測該些邏輯訊號的責任週期；以及當該些邏輯訊號中至少一者的責任週期不同於相對應的一預設責任週期時，調整該至少一高門檻值和/或該至少一低門檻值。