JP6055867B2 - 乱数発生器およびその乱数発生方法 - Google Patents

Description

本発明は、乱数発生器（random number generator）に関するものであり、特に、乱数発生器およびその乱数発生方法に関するものである。

情報化社会およびグルーバル時代において、人々は、コンピュータやインターネットからますます離れられなくなっている。その結果、電子取引の応用もますます便利になり、広く普及した。現在、電子取引の安全性を向上させるため、ランダム符号を用いて各取引の記録を暗号化および復号化するのが一般的である。

一般的に、乱数発生器を用いて乱数列を生成し、その乱数列を用いて所望のランダム符号を取得する。また、ランダム符号の非再現可能性（non-repeatability）によりランダム符号のランダム性を決定し、そのランダム符号のランダム性によってランダム符号を解読する確率を決定する。そのため、いかにしてランダム符号のランダム性を向上させるかが、乱数発生器の設計における主な課題となっている。

本発明は、乱数列（random sequence）のランダム性、つまり、ランダム符号のランダム性を向上させることのできる乱数発生器およびその乱数発生方法を提供する。

本発明に係る乱数発生器は、乱数列を生成するよう構成され、線形帰還シフトレジスタ（linear-feedback shift register）回路と、発振回路と、遅延回路と、論理演算回路とを含む。線形帰還シフトレジスタ回路は、乱数列を受信して、複数の第１制御信号および複数の第２制御信号を生成する。発振回路は、第１制御信号を受信して、ランダムクロック信号を生成する。遅延回路は、交流信号および第２制御信号を受信して、ランダム遅延サンプリング信号を生成する。論理演算回路は、ランダムクロック信号およびランダム遅延サンプリング信号を受信して、ランダム遅延サンプリング信号に基づいてランダムクロック信号の論理レベルを取り込み、取り込んだランダムクロック信号の論理レベルに基づいて論理演算回路の出力端の論理レベルを決定し、それによって、乱数列を形成する。

本発明に係る乱数発生器の乱数発生方法は、乱数列を生成するよう構成され、以下のステップを含む。線形帰還シフトレジスタ回路により乱数列を受信して、複数の第１制御信号および複数の第２制御信号を生成する。発振回路により第１制御信号を受信して、ランダムクロック信号を生成する。遅延回路により交流信号および第２制御信号を受信して、ランダム遅延サンプリング信号を生成する。論理演算回路によりランダムクロック信号およびランダム遅延サンプリング信号を受信して、ランダム遅延サンプリング信号に基づいてランダムクロック信号の論理レベルを取り込む。論理演算回路は、取り込んだランダムクロック信号の論理レベルに基づいて論理演算回路の出力端の論理レベルを決定し、それによって、乱数列を形成する。

以上のように、乱数発生器およびその乱数発生方法は、生成した乱数列を帰還して、ランダム性を有する第１および第２制御信号を生成した後、第１制御信号に基づいて、発振回路を制御してランダムクロック信号を生成し、第２制御信号に基づいて、遅延回路が交流信号を遅延させる遅延時間を制御する。このようにして、乱数列のランダム性、つまり、ランダム符号のランダム性を向上させることができる。

本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。

本発明の１つの実施形態に係る乱数発生器のシステムを示す概略図である。 本発明の１つの実施形態に係る発振回路、線形帰還シフトレジスタ回路および遅延回路を示す概略的回路図である。 本発明の１つの実施形態に係る乱数発生器の乱数発生方法を示すフローチャートである。

図１は、本発明の１つの実施形態に係る乱数発生器のシステムを示す概略図である。図１を参照すると、本実施形態において、乱数発生器１００は、乱数列ＲＳＥを生成するよう構成され、線形帰還シフトレジスタ（linear-feedback shift register, LFSR）回路１１０と、発振回路１２０と、遅延回路１３０と、論理演算回路１４０とを含む。また、論理演算回路１４０は、例えば、ＤフリップフロップＤＦＦを含む。

本実施形態において、線形帰還シフトレジスタ回路１１０は、制御信号ＲＮＣおよび乱数列ＲＳＥを受信する。線形帰還シフトレジスタ回路１１０が制御信号ＲＮＣの制御下で起動した時、線形帰還シフトレジスタ回路１１０は、乱数列ＲＳＥに基づいて、複数の第１制御信号ＳＣ１および複数の第２制御信号ＳＣ２を生成する。

発振回路１２０は、第１制御信号ＳＣ１を受信して、第１制御信号ＳＣ１に基づいてランダムクロック信号ＳＲＣＫを生成する。また、ランダムクロック信号ＳＲＣＫのパルス幅は、点線の波形Ｓ１で示したように、第１制御信号ＳＣ１の電圧レベルの変化によって制御され、それに対応して変化する。遅延回路１３０は、交流信号ＳＡＣ（例えば矩形波）および第２制御信号ＳＣ２を受信し、第２制御信号ＳＣ２に基づいて交流信号ＳＡＣを遅延させることによって、ランダム遅延サンプリング信号ＳＲＤを生成する。また、交流信号ＳＡＣの遅延時間は、点線の波形Ｓ２で示したように、第２制御信号ＳＣ２の電圧レベルの変化によって制御され、それに対応して変化する。つまり、交流信号ＳＡＣは、第２制御信号ＳＣ２の電圧レベルに対応して揺らぎ（jitter）、ランダム遅延サンプリング信号ＳＲＤとして機能する。

論理演算回路１４０のＤフリップフロップＤＦＦの入力端Ｄは、ランダムクロック信号ＳＲＣＫを受信し、ＤフリップフロップＤＦＦのトリガー端は、ランダム遅延サンプリング信号ＳＲＤを受信する。ＤフリップフロップＤＦＦは、ランダム遅延サンプリング信号ＳＲＤに基づいてランダムクロック信号ＳＲＣＫの論理レベルを取り込む。また、取り込んだランダムクロック信号ＳＲＣＫの論理レベルは、論理演算回路１４０の出力端Ｑの論理レベルを決定し、乱数列ＲＳＥを形成する。

以上のように、乱数列ＲＳＥを帰還して第１制御信号ＳＣ１および第２制御信号ＳＣ２を生成することにより、乱数列ＲＳＥ自体のランダム性が第１制御信号ＳＣ１のランダム性および第２制御信号ＳＣ２のランダム性に間接的に影響を及ぼすため、ランダムクロック信号ＳＲＣＫのパルス幅および交流信号ＳＡＣの遅延時間をランダムに調節または設定することができ、それによって、乱数列ＲＳＥのランダム性を向上させることができる。

本発明の１つの実施形態において、第１制御信号ＳＣ１は、第２制御信号ＳＣ２と部分的に一致してもよく、つまり、第１制御信号ＳＣ１の一部は、第２制御信号ＳＣ２の一部と完全に一致してもよく；第１制御信号ＳＣ１は、第２制御信号ＳＣ２と完全に一致してもよく；あるいは、第１制御信号ＳＣ１は、第２制御信号ＳＣ２と完全に異なってもよい。

本実施形態において、論理演算回路１４０は、例えば、ＤフリップフロップＤＦＦを含む。しかしながら、別の実施形態において、論理演算回路１４０は、例えば、ランダム遅延サンプリング信号ＳＲＤおよびランダムクロック信号ＳＲＣＫに基づいて乱数列ＲＳＥを生成するＴフリップフロップを含んでもよい。また、交流信号ＳＡＣは、説明の目的で、矩形波として示す。しかしながら、別の実施形態において、交流信号ＳＡＣは、正弦波信号、三角波信号、矩形波信号またはのこぎり波信号のうちの１つであってもよい。

図２は、本発明の１つの実施形態に係る発振回路、線形帰還シフトレジスタ回路および遅延回路を示す概略的回路図である。図１および図２を同時に参照すると、言及すべきこととして、類似する構成要素には類似する参照番号を引用する。本実施形態において、第１制御信号ＳＣ１は、第２制御信号ＳＣ２と完全に一致するよう設定される。

線形帰還シフトレジスタ回路１１０ａは、複数のフリップフロップ（例えば、ＤフリップフロップＤＦＦ＿１〜ＤＦＦ＿ｎ）と、複数の論理演算素子（ＸＯＲゲートＸＲ＿１〜ＸＲ＿ｎ）と、複数のスイッチＳＷ＿１〜ＳＷ＿ｎ−１とを含む。また、スイッチＳＷ＿１〜ＳＷ＿ｎ−１がオンであるかオフであるかは、本分野において通常の知識を有する者により決定されるため、本発明の実施形態はこれに限定されない。

ＤフリップフロップＤＦＦ＿１〜ＤＦＦ＿ｎの出力端Ｑ（論理出力端に対応）は、第１制御信号ＳＣ１＿１〜ＳＣ１＿ｎおよび第２制御信号ＳＣ２＿１〜ＳＣ２＿ｎを提供して、次のＸＯＲゲート（例えば、ＸＲ＿２〜ＸＲ＿ｎ）の演算入力端に結合され、ＤフリップフロップＤＦＦ＿１〜ＤＦＦ＿ｎのリセット端は、制御信号ＲＮＣを受信し、ＤフリップフロップＤＦＦ＿１〜ＤＦＦ＿ｎのトリガー端は、基準クロック信号ＣＫＲを共同で受信し、ＤフリップフロップＤＦＦ＿１〜ＤＦＦ＿ｎの入力端Ｄ（論理入力端に対応）は、前のＸＯＲゲート（ＸＲ＿１〜ＸＲ＿ｎ）の演算出力端に結合される。

例えば、ＤフリップフロップＤＦＦ＿１の入力端Ｄは、ＸＯＲゲートＸＲ＿１の演算出力端に結合され、ＤフリップフロップＤＦＦ＿２の入力端Ｄは、ＸＯＲゲートＸＲ＿２の演算出力端に結合される。つまり、第ｉＸＯＲゲート（例えば、ＸＲ＿１〜ＸＲ＿ｎ）の演算出力端は、第ｉＤフリップフロップ（例えば、ＤＦＦ＿１〜ＤＦＦ＿ｎ）の入力端Ｄに結合される。また、ｉは、１以上の正の整数である。さらに、ＤフリップフロップＤＦＦ＿１の出力端Ｑは、ＸＯＲゲートＸＲ＿２の演算入力端に結合され、ＤフリップフロップＤＦＦ＿２の出力端Ｑは、ＸＯＲゲートＸＲ＿３の演算入力端に結合される。つまり、第ｉＤフリップフロップ（例えば、ＤＦＦ＿１〜ＤＦＦ＿ｎ）の出力端Ｑは、第ｉ＋１ＸＯＲゲート（例えば、ＸＲ＿２〜ＸＲ＿ｎ）の第1演算入力端に結合される。

第１ＸＯＲゲートＸＲ＿１の第１演算入力端は、乱数列ＲＳＥを受信し、第１ＸＯＲゲートＸＲ＿１の第２演算入力端は、最後のＤフリップフロップＤＦＦ＿ｎの出力端に結合される。スイッチＳＷ＿１〜ＳＷ＿ｎ−１は、それぞれ、第１ＸＯＲゲートＸＲ＿１以外のＸＯＲゲート（例えば、ＸＲ＿２〜ＸＲ＿ｎ）のうちの１つの第２演算入力端と最後のＤフリップフロップＤＦＦ＿ｎの出力端Ｑの間に結合される。つまり、スイッチＳＷ＿１は、ＸＯＲゲートＸＲ＿２の第２演算入力端と最後のＤフリップフロップＤＦＦ＿ｎの出力端Ｑの間に結合され、スイッチＳＷ＿２は、ＸＯＲゲートＸＲ＿３の第２演算入力端と最後のＤフリップフロップＤＦＦ＿ｎの出力端Ｑの間に結合される。

以上のように、線形帰還シフトレジスタ回路１１０ａにより提供された第１制御信号ＳＣ１および第２制御信号ＳＣ２は、スイッチＳＷ＿１〜ＳＷ＿ｎ−１のオン状態に関連するだけでなく、乱数列ＲＳＥにも関連し、第１制御信号ＳＣ１および第２制御信号ＳＣ２の電圧レベルの切り替えを非周期的にする。

また、フリップフロップ素子の例としてＤフリップフロップを使用したが、別の実施形態において、フリップフロップ素子は、Ｔフリップフロップであってもよい。さらに、論理演算素子の例としてＸＯＲゲートを使用したが、別の実施形態において、論理演算素子は、ＡＮＤゲートおよびＯＲゲートであってもよい。

図１および図２を再度参照すると、遅延回路１３０ａは、例えば、複数の第１信号バッファリング素子（例えば、複数のバッファＢＦ＿１〜ＢＦ＿ｎ）を含む。バッファＢＦ＿１〜ＢＦ＿ｎは、互いに直接接続し、それぞれ第１制御信号（例えば、ＳＣ１＿１〜ＳＣ１＿ｎ）のうちの１つを受信して、操作電圧として機能する。また、第１バッファＢＦ＿１の入力端は、交流信号ＳＡＣを受信し、最後のバッファＢＦ＿ｎの出力端は、ランダム遅延サンプリング信号ＳＲＤを提供する。また、第１信号バッファリング素子の例としてバッファＢＦ＿１〜ＢＦ＿ｎを使用したが、第１信号バッファリング素子は、インバータまたはインバータとバッファの組み合わせであってもよい。つまり、第１信号バッファリング素子は、インバータとバッファのうちの１つであってもよい。しかしながら、本発明はこれに限定されない。

発振回路１２０は、例えば、複数の第２信号バッファリング素子（例えば、複数のインバータＩＮＴ＿１〜ＩＮＴ＿ｎ）を含む。つまり、発振回路１２０は、リング発信器であってもよい。インバータＩＮＴ＿１〜ＩＮＴ＿ｎは、互いに直列接続され、それぞれ第２制御信号（例えば、ＳＣ２＿１〜ＳＣ２＿ｎ）のうちの１つを受信して、操作電圧として機能する。また、最後のインバータＩＮＴ＿ｎの出力端は、ランダムクロック信号ＳＲＣＫを提供する。さらに、第２信号バッファリング素子の例としてインバータＩＮＴ＿１〜ＩＮＴ＿ｎを使用したが、別の実施形態において、第２信号バッファリング素子は、信号反転能力を有する発振回路を形成するインバータとバッファの組み合わせであってもよい。つまり、第２信号バッファリング素子は、それぞれ、インバータおよびバッファであってもよい。

また、本実施形態において、第１制御信号ＳＣ１は、第２制御信号ＳＣ２と完全に一致するよう設定されるため、フリップフロップ素子および論理演算素子の数は、第１および第２信号バッファリング素子の数と同じであってもよい。しかしながら、別の実施形態において、フリップフロップ素子および論理演算素子の数は、第１および第２信号バッファリング素子の数よりも大きくてもよい。第１制御信号ＳＣ１が第２制御信号ＳＣ２と部分的に一致する状況では、フリップフロップ素子および論理演算素子の数は、第１信号バッファリング素子および第２信号バッファリング素子の数と重複する制御信号を引いた数の合計よりも大きいか、それに等しい。第１制御信号ＳＣ１と第２制御信号ＳＣ２が完全に異なる状況では、フリップフロップ素子および論理演算素子の数は、第１信号バッファリング素子および第２信号バッファリング素子の数の合計よりも大きいか、それに等しい。

さらに、各フリップフロップ素子の出力端は、第１制御信号ＳＣ１または第２制御信号ＳＣ２を提供しても、あるいは、第１制御信号ＳＣ１と第２制御信号ＳＣ２を同時に提供してもよく、本分野において通常の知識を有する者により設定されるため、本発明の実施形態はこれに限定されない。

図３は、本発明の１つの実施形態に係る乱数発生器の乱数発生方法を示すフローチャートである。図３を参照すると、乱数発生器の乱数発生方法は、以下のステップを含む。線形帰還シフトレジスタ回路により乱数列を受信して、複数の第１制御信号および複数の第２制御信号を生成する（ステップＳ３１０）。そして、発振回路により第１制御信号を受信して、ランダムクロック信号を生成し（ステップＳ３２０）、遅延回路により交流信号および第２制御信号を受信して、ランダム遅延サンプリング信号を生成する（ステップＳ３３０）。最後に、論理演算回路によりランダムクロック信号およびランダム遅延サンプリング信号を受信して、ランダム遅延サンプリング信号に基づいてランダムクロック信号の論理レベルを取り込む。そして、取り込んだランダムクロック信号の論理レベルに基づいて、論理演算回路により論理演算回路の出力端の論理レベルを決定し、乱数列ＳＣＥを形成する（ステップＳ３４０）。ここで、上述したステップＳ３１０、Ｓ３２０、Ｓ３３０およびＳ３４０の順序は、説明の目的のために記載したものであり、本発明の実施形態はこれに限定されない。また、ステップＳ３１０、Ｓ３２０、Ｓ３３０およびＳ３４０の詳細については、図１および図２の実施形態を参照することができるため、ここでは繰り返し説明しない。

以上のように、乱数発生器およびその乱数発生方法は、生成した乱数列を帰還して、ランダム性を有する第１および第２制御信号を生成した後、第１制御信号に基づいて、発振回路を制御してランダムクロック信号を生成し、第２制御信号に基づいて、遅延回路が交流信号を遅延させる遅延時間を制御する。このようにして、乱数列のランダム性、つまり、ランダム符号のランダム性を向上させることができる。

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。

本発明は、電子取引の応用に使用される乱数発生器であり、特に、乱数列のランダム性、つまり、ランダム符号のランダム性を向上させることのできる乱数発生器およびその乱数発生方法を提供する。

１００ 乱数発生器
１１０、１１０ａ 線形帰還シフトレジスタ（ＬＦＳＲ）回路
１２０、１２０ａ 発振回路
１３０、１３０ａ 遅延回路
１４０ 論理演算回路
ＢＦ＿１〜ＢＦ＿ｎ バッファ
ＣＫＲ 基準クロック信号
Ｄ 入力端
ＤＦＦ、ＤＦＦ＿１〜ＤＦＦ＿ｎ Ｄフリップフロップ
ＩＮＴ＿１〜ＩＮＴ＿ｎ インバータ
Ｑ 出力端
ＲＮＣ 制御信号
ＲＳＥ 乱数列(random sequence)
ＳＡＣ 交流信号
Ｓ１、Ｓ２ 波形
ＳＣ１、ＳＣ１＿１〜ＳＣ１＿ｎ 第１制御信号
ＳＣ２、ＳＣ２＿１〜ＳＣ２＿ｎ 第２制御信号
ＳＲＣＫ ランダムクロック信号
ＳＲＤ ランダム遅延サンプリング信号
ＳＷ＿１〜ＳＷ＿ｎ−１ スイッチ
ＸＲ＿１〜ＸＲ＿ｎ ＸＯＲゲート
Ｓ３１０、Ｓ３２０、Ｓ３３０、Ｓ３４０ ステップ

Claims (12)

1. 乱数列を生成する乱数発生器であって、
   前記乱数列を受信して、複数の第１制御信号および複数の第２制御信号を生成する線形帰還シフトレジスタ回路と、
   前記第１制御信号を受信して、ランダムクロック信号を生成する発振回路と、
   交流信号および前記第２制御信号を受信して、ランダム遅延サンプリング信号を生成する遅延回路と、
   論理演算回路とを含み、
   前記論理演算回路は、前記ランダムクロック信号および前記ランダム遅延サンプリング信号を受信して、前記ランダム遅延サンプリング信号に基づいて前記ランダムクロック信号の論理レベルを取り込み、取り込んだ前記ランダムクロック信号の前記論理レベルに基づいて前記論理演算回路の出力端の論理レベルを決定し、それによって、前記乱数列を形成し、
   前記線形帰還シフトレジスタ回路が、
   論理入力端および論理出力端を含み、前記論理出力端が、前記第１制御信号および前記第２制御信号を提供するよう構成された複数のフリップフロップ素子と、
   第１演算入力端、第２演算入力端および演算出力端を含む複数の論理演算素子であって、前記論理演算素子のうちの最初の論理演算素子の前記第１演算入力端が、前記乱数列を受信し、前記最初の論理演算素子の前記第２演算入力端が、前記フリップフロップ素子の最後のフリップフロップ素子の前記論理出力端に結合され、ｉ個目の論理演算素子の前記演算出力端が、前記フリップフロップ素子のｉ個目のフリップフロップ素子の前記論理入力端に結合され、前記フリップフロップ素子の前記ｉ個目のフリップフロップ素子の前記論理出力端が、前記論理演算素子のｉ＋１個目の論理演算素子の前記第１演算入力端に結合され、ｉが、１以上の正の整数である複数の論理演算素子と、
   前記最初の論理演算素子以外の残りの前記論理演算素子のうちの１つの前記第２演算入力端と前記フリップフロップ素子の前記最後のフリップフロップ素子の前記論理出力端の間にそれぞれ結合された複数のスイッチと
   を含む乱数発生器。
2. 前記フリップフロップ素子が、複数のＤフリップフロップまたは複数のＴフリップフロップである請求項１に記載の乱数発生器。
3. 前記論理演算素子が、それぞれＡＮＤゲート、ＯＲゲートまたはＸＯＲゲートである請求項１に記載の乱数発生器。
4. 前記遅延回路が、互いに直列接続し、それぞれ前記第１制御信号のうちの１つを受信する複数の第１信号バッファリング素子を含み、
   前記第１信号バッファリング素子のうちの最初の第１信号バッファリング素子の入力端が、前記交流信号を受信し、
   前記第１信号バッファリング素子のうちの最後の第１信号バッファリング素子の出力端が、前記ランダム遅延サンプリング信号を提供する請求項１に記載の乱数発生器。
5. 前記第１信号バッファリング素子が、それぞれインバータおよびバッファのうちの１つである請求項４に記載の乱数発生器。
6. 前記発振回路が、互いに直列接続し、それぞれ前記第２制御信号のうちの１つを受信する複数の第２信号バッファリング素子を含み、
   前記第２信号バッファリング素子のうちの１つの出力端が、前記ランダムクロック信号を提供する請求項１に記載の乱数発生器。
7. 前記第２信号バッファリング素子が、それぞれインバータおよびバッファのうちの１つである請求項６に記載の乱数発生器。
8. 乱数列を生成するよう構成され、
   線形帰還シフトレジスタ回路により前記乱数列を受信して、複数の第１制御信号および複数の第２制御信号を生成し、
   発振回路により前記第１制御信号を受信して、ランダムクロック信号を生成し、
   遅延回路により交流信号および前記第２制御信号を受信して、ランダム遅延サンプリング信号を生成し、
   論理演算回路により前記ランダムクロック信号および前記ランダム遅延サンプリング信号を受信して、前記ランダム遅延サンプリング信号に基づいて前記ランダムクロック信号の論理レベルを取り込み、前記論理演算回路が、取り込んだ前記ランダムクロック信号の前記論理レベルに基づいて前記論理演算回路の出力端の論理レベルを決定し、それによって、前記乱数列を形成し、
   前記線形帰還シフトレジスタ回路が、
   論理入力端および論理出力端を含み、前記論理出力端が、前記第１制御信号および前記第２制御信号を提供するよう構成された複数のフリップフロップ素子と、
   第１演算入力端、第２演算入力端および演算出力端を含む複数の論理演算素子であって、前記論理演算素子のうちの最初の論理演算素子の前記第１演算入力端が、前記乱数列を受信し、前記最初の論理演算素子の前記第２演算入力端が、前記フリップフロップ素子の最後のフリップフロップ素子の前記論理出力端に結合され、ｉ個目の論理演算素子の前記演算出力端が、前記フリップフロップ素子のｉ個目のフリップフロップ素子の前記論理入力端に結合され、前記フリップフロップ素子の前記ｉ個目のフリップフロップ素子の前記論理出力端が、前記論理演算素子のｉ＋１個目の論理演算素子の前記第１演算入力端に結合され、ｉが、１以上の正の整数である複数の論理演算素子と、
   前記最初の論理演算素子以外の残りの前記論理演算素子のうちの１つの前記第２演算入力端と前記フリップフロップ素子の前記最後のフリップフロップ素子の前記論理出力端の間にそれぞれ結合された複数のスイッチと
   を含む乱数発生器の乱数発生方法。
9. 前記第１制御信号の一部が、前記第２制御信号の一部と完全に一致する請求項８に記載の乱数発生器の乱数発生方法。
10. 前記第１制御信号が、前記第２制御信号と完全に一致する請求項９に記載の乱数発生器の乱数発生方法。
11. 前記第１制御信号が、前記第２制御信号と完全に異なる請求項８に記載の乱数発生器の乱数発生方法。
12. 前記交流信号が、正弦波信号、三角波信号、矩形波信号またはのこぎり波信号のうちの１つである請求項８に記載の乱数発生器の乱数発生方法。
    

Images