KR20090126612A - 듀티비 보정회로 및 보정방법 - Google Patents

듀티비 보정회로 및 보정방법 Download PDF

Info

Publication number
KR20090126612A
KR20090126612A KR1020080052777A KR20080052777A KR20090126612A KR 20090126612 A KR20090126612 A KR 20090126612A KR 1020080052777 A KR1020080052777 A KR 1020080052777A KR 20080052777 A KR20080052777 A KR 20080052777A KR 20090126612 A KR20090126612 A KR 20090126612A
Authority
KR
South Korea
Prior art keywords
clock
duty ratio
correction
fine
edge
Prior art date
Application number
KR1020080052777A
Other languages
English (en)
Inventor
구철희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080052777A priority Critical patent/KR20090126612A/ko
Publication of KR20090126612A publication Critical patent/KR20090126612A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 클럭의 듀티비 보정 속도가 향상된 듀티비 보정회로 및 보정방법에 관한 것으로서, 본 발명에 따른 듀티비 보정회로는 클럭의 주기를 측정하여 상기 클럭의 반주기 값을 산출하는 주기측정부; 상기 클럭에 동기된 제1에지 및 상기 제1에지와 상기 주기측정부에서 산출된 상기 클럭의 반주기만큼 차이나는 제2에지를 갖는 코스 보정클럭을 생성하는 코스 듀티비 보정부; 상기 코스 보정클럭의 듀티비를 미세하게 보정하여 파인 보정클럭 및 반전 파인 보정클럭을 출력하는 파인 듀티비 보정부; 및 상기 파인 보정클럭 및 반전 파인 보정클럭을 피드백하여 파인 보정신호를 상기 파인 듀티비 보정부로 출력하는 듀티비 감지부를 포함한다.
듀티비, 코스, 파인

Description

듀티비 보정회로 및 보정방법{DUTY CYCLE CORRECTION CIRCUIT AND METHOD FOR CORRECTION}
본 발명은 듀티비 보정회로 및 듀티비 보정방법에 관한 것으로, 보다 상세하게는 듀티비 보정 속도가 향상된 듀티비 보정회로 및 듀티비 보정방법에 관한 것이다.
클럭의 듀티비(duty cycle)란 클럭의 펄스 주기에 대한 펄스 폭의 비율을 의미한다. 일반적으로 반도체 집적회로와 같은 디지털 클럭의 응용분야에서는 듀티비가 50:50인 클럭이 주로 사용된다. 듀티비가 50:50이라는 것은 클럭의 하이레벨 구간의 폭과 로우레벨 구간의 폭이 동일하다는 것을 의미한다. 듀티비 보정 회로는 듀티비가 50:50이 아닌 클럭이 입력될 때 이를 듀티비가 50:50인 클럭으로 변환하여 준다.
디지털 클럭의 응용분야에 있어서, 클럭의 듀티비가 정확하게 제어되는 것은 매우 중요하다. 클럭에 동기되어 데이터를 입출력하는 동기식 반도체 장치에서 는 클럭의 듀티비가 정확하게 제어되지 않으면 데이터가 왜곡될 수 있기 때문에 더욱 중요하다. 최근에는 동작속도를 향상시키기 위하여 DDR(Double Data Rate) 동기식 반도체 장치가 사용되고있다. DDR 방식을 사용하게 되면 클럭의 상승 에지(rising edge) 뿐만 아니라 하강 에지(falling edge)의 에서도 데이터가 입출력되기 때문에, 데이터 마진 확보를 위해 DDR 방식을 사용하는 동기식 반도체 장치에서는 클럭의 듀티비가 더욱 더 중요하다.
도 1은 종래의 듀티비 보정 회로를 도시한 구성도이다.
도면에 도시된 바와 같이, 듀티비 보정회로는 듀티비 보정부(101)와 듀티비 감지부(103)를 포함하여 구성되어 있다. 듀티비 보정부(101)는 정클럭(clk) 및 부클럭(clkb)을 입력받는다. 여기서, 정클럭(clk) 및 부클럭(clkb)은 서로 반전된 관계이다. 듀티비 보정부(101)는 듀티비 보정부(101)의 출력신호를 피드백받는 듀티비 감지부(103)로부터 출력되는 보정신호(vdcc, vdccb)에 응답하여 정클럭(clk) 및 부클럭(clkb)의 듀티비를 보정한다.
예컨대, 정클럭(clk)의 하이레벨 구간이 로우레벨 구간보다 넓으며 부클럭(clkb)의 하이레벨 구간이 로우레벨 구간보다 좁을 경우, 듀티비 보정부(101)는 정클럭(clk)의 로우레벨 구간을 넓히는 한편, 부클럭의 하이레벨 구간을 넓혀 정클럭(clk) 및 부클럭(clkb)의 듀티비를 보정한다.
듀티비 보정부(101)에 의해 보정된 정클럭(out) 및 부클럭(outb)은 듀티비 감지부(103)로 입력된다. 듀티비 감지부(103)는 보정된 정클럭(out) 및 부클럭(outb)을 피드백하고 적분하여 듀티비에 응답하는 보정신호(vdcc, vdccb)를 출력 한다. 듀티비 감지부(103)는 예컨대 클럭의 하이레벨 구간이 로우레벨 구간보다 넓으면 하이레벨의 보정신호를 출력하며 클럭의 로우레벨 구간이 하이레벨 구간보다 넓으면 로우레벨의 보정신호를 출력한다.
이러한 과정을 반복하여 정클럭(out) 및 부클럭(outb)의 듀티비가 50:50으로 보정된다.
도 2는 도 1의 듀티비 감지부의 동작을 도시한 타이밍 도이다.
도면에 도시된 바와 같이 정클럭과 부클럭의 듀티비는 50:50이 되지 않는다. 듀티비 감지부(103)는 듀티비 보정부(101)의 출력신호, 보정된 정클럭(out) 및 부클럭(outb)을 피드백하여 듀티비를 감지한다. 정클럭(out) 및 부클럭(outb)의 듀티비에 따라 즉, 하이레벨 구간과 로우레벨 구간의 폭에 응답하여 서로 반대의 논리레벨로 천이하는 보정신호(vdcc, vdccb)를 출력한다.
예컨대 도면과 같이 정클럭(out)의 하이레벨 구간이 부클럭(outb)의 하이레벨 구간보다 좁다면, 정클럭(out)의 하이레벨 구간은 정클럭(out)의 로우레벨 구간보다 좁다. 이 때 보정신호(vdcc)는 하이레벨로 천이하며 보정신호(vdccb)는 로우레벨로 천이한다. 반대로 정클럭(out)의 하이레벨 구간이 부클럭(outb)의 로우레벨 구간보다 넓다면 보정신호(vdcc)는 로우레벨로 천이하며 보정신호(vdccb)는 하이레벨로 천이한다.
도 3은 도 1의 듀티비 보정회로의 동작을 설명하기 위한 타이밍 도이다.
도면에 도시된 바와 같이 정클럭(clk) 및 부클럭(clkb)의 듀티비는 50:50이 아니며 정클럭(clk)의 하이레벨 구간이 정클럭(clk)의 로우레벨 구간보다 넓다. 듀티비 감지부(103)는 정클럭(out) 및 부클럭(outb)의 듀티비를 감지하고 보정신호(vdcc, vdccb)를 듀티비 보정부(101)로 출력한다. 듀티비 보정부(101)는 보정신호(vdcc, vdccb)에 응답하여 정클럭(clk) 및 부클럭(clkb)의 하이레벨 구간과 로우레벨 구간에 각각 다른 직류 전압을 더한다. 더해진 직류 전압에 의해 도면에 표시된 화살표 방향으로 정클럭(clk) 및 부클럭(clkb)의 레벨이 조절된다.
따라서, 하이레벨 구간의 레벨은 감소하며 하이레벨 구간의 폭이 줄어들고 로우레벨 구간의 레벨은 증가하며 로우레벨 구간의 폭이 증가한다. 이후 정클럭(clk) 및 부클럭(clkb)의 전압레벨을 동일하게 조절하면 최종적으로 듀티비가 보정된 정클럭(out) 및 부클럭(outb)이 된다.
이러한 종래의 듀티비 보정회로는 많은 전력을 소모하며 듀티비 보정시간이 오래 걸리는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 듀티비 보정 회로의 전력 소모를 줄이고 듀티비 보정시간을 줄일 수 있는 듀티비 보정회로 및 듀티비 보정방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 클럭의 주기를 측정하여 상기 클럭의 반주기 값을 산출하는 주기측정부; 상기 클럭에 동기된 제1에지 및 상기 제1에지와 상기 주기측정부에서 산출된 상기 클럭의 반주기만큼 차이나는 제2에지를 갖는 코스 보정클럭을 생성하는 코스 듀티비 보정부; 상기 코스 보정클럭의 듀티비를 미세하게 보정하여 파인 보정클럭 및 반전 파인 보정클럭을 출력하는 파인 듀티비 보정부; 및 상기 파인 보정클럭 및 반전 파인 보정클럭을 피드백하여 파인 보정신호를 상기 파인 듀티비 보정부로 출력하는 듀티비 감지부를 포함하는 듀티비 보정회로를 제공한다.
또한 상기 목적을 달성하기 위해 본 발명은 클럭의 주기를 측정하여 상기 클럭의 반주기 값을 산출하는 주기측정단계; 상기 클럭에 동기된 제1에지 및 상기 제1에지와 상기 주기측정단계에서 산출된 상기 클럭의 반주기만큼 차이나는 제2에지를 갖는 코스 보정클럭을 생성하는 코스 듀티비 보정단계; 상기 코스 보정클럭의 듀티비를 미세하게 보정하여 파인 보정클럭 및 반전 파인 보정클럭을 출력하는 파 인 듀티비 보정단계; 및 상기 파인 보정클럭 및 반전 파인 보정클럭을 피드백하여 파인 보정신호를 상기 파인 듀티비 보정단계로 출력하는 듀티비 감지단계를 포함하는 듀티비 보정방법을 제공한다.
본 발명에 따르면, 클럭의 어긋난 듀티비를 먼저 빠른 속도로 러프하게 보정한 후 미세하게 보정함으로써 듀티비 보정 회로가 소모하는 전력을 줄일 수 있으며, 듀티비 보정시간도 단축시킬 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 듀티비 보정회로를 도시한 구성도이다.
도면에 도시된 바와 같이, 듀티비 보정회로는 클럭(clkin)의 주기를 측정하여 클럭(clkin)의 반주기 값을 산출하는 주기측정부(407); 클럭(clkin)에 동기된 제1에지(edge_1) 및 제1에지(edge_1)와 주기측정부(407)에서 산출된 클럭(clkin)의 반주기만큼 차이나는 제2에지(edge_2)를 갖는 코스 보정클럭(coarse_clk)을 생성하는 코스 듀티비 보정부(401); 코스 보정클럭(coarse_clk)의 듀티비를 미세하게 보정하여 파인 보정클럭(fine_clk) 및 반전 파인 보정클럭(fine_clkb)을 출력하는 파인 듀티비 보정부(403); 및 파인 보정클럭(fine_clk) 및 반전 파인 보정클럭(fine_clkb)을 피드백하여 파인 보정신호(fine_dcc, fine_dccb)를 파인 듀티비 보정부(403)로 출력하는 듀티비 감지부(405)를 포함한다.
주기측정부(407)는 클럭(clkin)의 주기를 측정하여 클럭(clkin)의 반주기를 산출한다. 그리고 코스 듀티비 보정부(401)는 클럭(clkin)의 반주기 값에 응답하여 클럭(clkin)의 듀티비를 러프하게 보정한 코스 보정클럭(coarse_clk)을 생성한다. 파인 듀티비 보정부(403)는 코스 보정클럭(coarse_clk)을 듀티비를 보다 정확하게 50:50으로 보정하여 파인 보정클럭(fine_clk, fine_clkb)을 출력한다.
듀티비가 50:50이라는 것은 클럭(clkin)의 하이레벨 구간과 로우레벨 구간의 폭이 클럭(clkin)의 반주기 값과 대응함을 의미한다. 따라서 클럭(clkin)에 동기된 제1에지(edge_1) 및 제1에지(edge_1)와 클럭(clkin)의 반주기만큼 차이나는 제2에지(edge_2)를 포함하는 새로운 클럭 즉, 코스 보정클럭(coarse_clk)을 생성하면 클럭(clkin)의 듀티비를 보정할 수 있다.
예컨대, 제1에지(edge_1)가 라이징 에지라면 제2에지(edge_2)는 폴링 에지이며 제1에지(edge_1)가 폴링 에지라면 제2에지(edge_2)는 라이징에지이다. 그리고 코스 보정클럭(coarse_clk)은 클럭(clkin)의 라이징 에지에 동기되고 라이징 에지시점부터 클럭(clkin)의 반주기 이후 하강하는 클럭이거나 클럭(clkin)의 폴링 에지에 동기되고 폴링 에지시점부터 클럭(clkin)의 반주기 이후 상승하는 클럭일 수 있다.
다만, 주기측정부(407)에서 클럭(clkin)의 주기 측정은 디지털적으로 이루어지므로 정확하게 클럭(clkin)의 반주기를 측정하는데 어려움이 있다. 따라서 파인 듀티비 보정부(303)는 듀티비가 정확히 50:50이 아닌 코스 보정클럭(coarse_clk)을 아날로그적으로 보정하여 클럭(clkin)의 듀티비를 정확하게 50:50으로 보정할 수 있다.
종래의 듀티비 보정회로의 듀티비 감지부(103)와 같이, 본 발명의 듀티비 감지부(405)는 파인 듀티비 보정부(403)의 출력신호인 파인 보정클럭(fine_clk, fine_clkb)을 피드백하여 파인 보정클럭(fine_clk, fine_clkb)의 듀티비를 감지한다. 그리고 파인 보정클럭(fine_clk, fine_clkb)의 듀티비에 응답하여 파인 보정신호(fine_dcc, fine_dccb)를 파인 듀티비 보정부(403)로 출력한다.
파인 듀티비 보정부(403)는 러프하게 보정된 코스 보정클럭(coarse_clk)의 듀티비를 종래의 듀티비 보정회로의 듀티비 보정부(101)와 같이 미세하게 보정한다. 파인 듀티비 보정부(403)는 코스 보정클럭(coarse_clk) 및 반전된 코스 보정클럭(coarse_clkb)을 입력받는다. 그리고 파인 보정신호(fine_dcc, fine_dccb)에 응답해 코스 보정클럭(coarse_clk) 및 반전된 코스 보정클럭(coarse_clkb)의 듀티비를 보정한다.
예컨대, 코스 보정클럭(coarse_clk)의 하이레벨 구간이 반전 코스 보정클럭(coarse_clkb)의 하이레벨 구간보다 좁은 경우, 파인 듀티비 보정부(403)는 코스 보정클럭(coarse_clk)의 하이레벨 구간을 넓히고 반전 코스 보정클럭(coarse_clkb)의 하이레벨 구간을 좁혀서 파인 보정클럭(fine_clk, fine_clkb)을 출력한다.
상기의 과정을 거쳐 클럭의 듀티비(clkin)가 보정되는데 종래의 듀티비 보정회로의 경우 클럭(clkin)의 듀티비가 많이 어긋날수록 즉, 클럭의 하이레벨 구간의 폭과 로우레벨 구간의 폭에 차이가 많이 날수록, 상기 과정의 반복이 증가한다. 그러나 본 발명의 일실시예에 따른 듀티비 보정회로의 경우 클럭(clkin)의 듀티비가 어긋난 정도에 관계없이 코스 듀티비 보정부(401)는 코스 보정클럭(coarse_clk)을 출력한다. 따라서, 클럭(clkin)의 듀티비가 많이 어긋난 경우에도 상기 과정의 반복횟수는 크게 변동이 없다.
즉, 본 발명의 일실시예에 따른 듀티비 보정회로의 경우 코스 듀티비 보정부(401)에 의해 클럭(clkin)의 듀티비가 먼저 러프하게 보정이 되므로 듀티비 보정시간을 줄일 수 있다. 또한 듀티비 보정시간이 줄어드므로 듀티비를 보정하는데 소비되는 전력 역시 감소시킬 수 있다.
결국, 본 발명의 일실시예에 따른 듀티비 보정회로에 의할 때 종래 듀티비 보정회로의 장점인 정확한 듀티비 보정특성은 살리고 종래 듀티비 보정회로의 단점인 많은 전력소모와 긴 듀티비 보정시간을 해결하여 본 발명의 목적을 달성할 수 있다.
도 5a, 5b는 도 4의 주기측정부(407)의 동작을 도시한 타이밍 도이다.
주기측정부(407)는 일정 간격으로 발생하는 다수의 측정클럭(clk_1 내지 clk_n)을 이용하여 클럭(clkin)의 주기를 측정한다. 일정 간격을 가지는 다수의 측정클럭(clk_1 내지 clk_n)은 오실레이터를 이용하여 발생시킬 수 있다.
주기측정부(407)는 다수의 측정클럭(clk_1 내지 clk_n)과 클럭(clkin)의 위상을 비교하여 클럭(clkin)의 한주기 구간인 제1에지(edge_1)에서 다음 제1에지(edge_1)까지 즉, 라이징 에지에서 다음 라이징 에지까지 또는 폴링 에지에서 다음 폴링 에지까지의 구간을 감지한다. 그리고 주기측정부(407)는 클럭(clkin)의 제1에지(edge_1)에서 다음 제1에지(edge_1)까지의 구간동안 클럭(clkin)과 위상 비교되는 다수의 측정클럭(clk_1 내지 clk_n)의 개수를 카운팅하여 클럭(clkin)의 주기를 측정한다.
즉, 주기측정부(407)는 클럭(clkin)의 제1에지(edge_1)에서 다음 제1에지(edge_1)까지 클럭(clkin)과 위상 비교되며 일정 간격을 가지는 다수의 측정클럭(clk_1 내지 clk_n)의 개수를 카운팅하여 클럭(clkin)의 주기를 측정할 수 있다.
예를 들어, 주기측정부(407)는 다수의 측정클럭(clk_1 내지 clk_n)의 라이징 에지에서 클럭(clkin)의 논리레벨을 래치한다. 도 5a에 도시된 바와 같이 래치한 값이 로우레벨에서 하이레벨로 되는 경우, 주기측정부(407)는 클럭(clkin)의 라이징 에지를 감지하며 위상이 비교되는 다수의 측정클럭(clk_1 내지 clk_n)의 개수를 카운팅한다. 이후 래치한 값이 하이레벨로 계속되다 로우레벨이 되고 다시 하이레벨이 될 때까지 즉, 클럭(clkin)의 라이징 에지에서 다음 라이징 에지까지 주기측정부(407)는 위상이 비교되는 다수의 측정클럭(clk_1 내지 clk_n)의 개수를 카운팅한다. 클럭(clkin)의 다음 라이징 에지에서 주기측정부(407)는 다시 클럭(clkin)의 라이징 에지를 감지하고 카운팅 동작을 중지한다. 따라서, 클럭(clkin)의 라이징 에지에서 다음 라이징 에지까지 위상 비교된 다수의 측정클럭(clk_1 내지 clk_n)의 개수를 카운팅하면 클럭(clkin)의 한 주기를 측정할 수 있다.
또한 주기측정부(407)는 2분주된 클럭의 제1에지(edge_1)에서 제2에지(edge_2)까지의 구간동안 클럭(clkin)과 위상 비교되는 다수의 측정클럭(clk_1 내지 clk_n)의 개수를 카운팅하여 클럭(clkin)의 주기를 측정한다. 클럭(clkin)을 2분주 하게되면 주기가 두 배가 된다. 따라서 2분주된 클럭의 반주기를 측정하여 원래 클럭(clkin)의 주기를 측정할 수 있다.
즉, 주기측정부(407)는 다수의 측정클럭(clk_1 내지 clk_n)과 2분주된 클럭의 위상을 비교하여 2분주된 클럭의 한주기 구간인 제1에지(edge_1)에서 제2에지(edge_2)까지 즉, 라이징 에지에서 폴링 에지까지 또는 폴링 에지에서 라이징 에지까지의 구간을 감지한다. 그리고 주기측정부(407)는 2분주된 클럭의 제1에지(edge_1)에서 제2에지(edge_2)까지의 구간동안 2분주된 클럭과 위상 비교되는 다수의 측정클럭(clk_1 내지 clk_n)의 개수를 카운팅하여 2분주된 클럭의 주기를 측정한다.
예를 들어, 주기측정부(407)는 다수의 측정클럭(clk_1 내지 clk_n)의 라이징 에지에서 2분주된 클럭의 논리레벨을 래치한다. 도 5b에 도시된 바와 같이 래치한 값이 로우레벨에서 하이레벨로 되는 경우, 주기측정부(407)는 2분주된 클럭의 라이징 에지를 감지하며 위상이 비교되는 다수의 측정클럭(clk_1 내지 clk_n)의 개수를 카운팅한다. 이후 래치한 값이 하이레벨로 계속되다 로우레벨이 될 때까지 즉, 2분주된 클럭의 라이징 에지에서 폴링 에지까지 주기측정부(407)는 위상이 비교되는 다수의 측정클럭(clk_1 내지 clk_n)의 개수를 카운팅한다. 2분주된 클럭의 폴링 에지에서 주기측정부(407)는 클럭(clkin)의 폴링 에지를 감지하고 카운팅 동작을 중지한다. 따라서, 2분주된 클럭의 라이징 에지에서 폴링 에지까지 위상 비교된 다수의 측정클럭(clk_1 내지 clk_n)의 개수를 카운팅하면 원래 클럭(clkin)의 한 주기를 측정할 수 있다.
한편, 다수의 측정클럭(clk_1 내지 clk_n)의 상기 일정 간격이 좁을수록 클럭(clkin)의 한 주기를 보다 정확하게 측정할 수 있다.
주기측정부(407)는 측정된 클럭(clkin)의 한 주기에서 클럭(clkin)의 반주기 값을 산출하여 저장한다. 예컨대, 클럭(clkin)의 한주기 값이 이진코드라면 최상위 비트의 값을 블라인드하여 클럭(clkin)의 반주기 값을 산출할 수 있다.
상기 언급한 바와 같이, 주기측정부(407)에서 산출된 클럭(clkin)의 반주기 값은 디지털적으로 측정된 클럭(clkin)의 한주기 값에 근거한 것이므로 정확하지는 않다. 다만, 코스 듀티비 보정부(401)가 코스 보정클럭(coarse_clk)을 생성함으로써 파인 듀티비 보정부(403)에서 듀티비 보정시간이 줄어들며 듀티비 보정회로의 전체적인 듀티비 보정시간을 단축시킬 수 있다.
도 6은 본 발명의 동작을 도시한 타이밍 도이다.
도면에 도시된 바와 같이 클럭(clkin)의 듀티비는 50:50이 아니며 클럭(clkin)의 로우레벨 구간의 폭이 하이레벨 구간의 폭보다 넓다. 주기측정부(407)는 클럭(clkin)의 한 주기 값을 기초로 클럭(clkin)의 반주기(tck/2) 값을 산출하여 저장한다. 그리고 코스 듀티비 보정부(401)는 클럭(clkin)에 라이징 에지에 동 기되어 상승하고 클럭(clkin)의 라이징 에지 시점부터 클럭(clkin)의 반주기(tck/2) 이후 하강하는 코스 보정클럭(coarse_clk)을 생성한다. 다만, 주기측정부(407)에서 디지털적으로 클럭(clkin)의 반주기(tck/2) 값을 산출하였으므로 코스 보정클럭(coarse_clk)의 듀티비는 50:50이 아니며 오차(t1)가 발생한다.
파인 듀티비 보정부(403)는 파인 보정신호(fine_dcc, fine_dccb)에 응답해 코스 보정클럭(coarse_clk) 및 반전 코스 보정클럭(coarse_clkb)의 듀티비를 보정하여 오차(t1)를 감소시킨다. 그리고 파인 보정클럭(fine_clk, fine_clkb)을 출력한다. 파인 보정클럭(fine_clk, fine_clkb)은 듀티비 감지부(405)로 피드백되며 듀티비 감지부(405)는 파인 보정신호(fine_dcc, fine_dccb)를 출력한다. 상기 피드백과정이 반복되면서 파인 듀티비 보정부(403)는 오차(t1)가 제거되고 듀티비가 50:50인 파인 보정클럭(fine_clk, fine_clkb)을 출력한다.
이상은 본 발명의 장치적 관점에 의해 설명되었으나, 본 발명에 따른 듀티비 보정회로를 구성하는 각 구성 요소의 동작은 프로세스 관점에 의해 용이하게 파악될 수 있다. 따라서 본 발명의 듀티비 보정회로를 구성하는 각 구성 요소의 동작은 본 발명의 원리에 따라 각각 듀티비 보정방법을 구성하는 각 단계로 이해될 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자 에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 듀티비 보정 회로를 도시한 구성도,
도 2는 도 1의 듀티비 감지부의 동작을 도시한 타이밍 도,
도 3은 도 1의 듀티비 보정회로의 동작을 설명하기 위한 타이밍 도,
도 4는 본 발명의 일실시예에 따른 듀티비 보정회로를 도시한 구성도,
도 5a, 5b는 도 4의 주기측정부의 동작을 도시한 타이밍 도,
도 6은 본 발명의 동작을 도시한 타이밍 도이다.

Claims (4)

  1. 클럭의 주기를 측정하여 상기 클럭의 반주기 값을 산출하는 주기측정부;
    상기 클럭에 동기된 제1에지 및 상기 제1에지와 상기 주기측정부에서 산출된 상기 클럭의 반주기만큼 차이나는 제2에지를 갖는 코스 보정클럭을 생성하는 코스 듀티비 보정부;
    상기 코스 보정클럭의 듀티비를 미세하게 보정하여 파인 보정클럭 및 반전 파인 보정클럭을 출력하는 파인 듀티비 보정부; 및
    상기 파인 보정클럭 및 반전 파인 보정클럭을 피드백하여 파인 보정신호를 상기 파인 듀티비 보정부로 출력하는 듀티비 감지부
    를 포함하는 듀티비 보정회로.
  2. 제 1항에 있어서,
    상기 주기측정부는,
    상기 클럭의 제1에지에서 다음 제1에지까지 상기 클럭과 위상 비교되며 일정 간격을 가지는 다수의 측정클럭의 개수를 카운팅하여 상기 클럭의 주기를 측정하는 것을 특징으로 하는
    듀티비 보정회로.
  3. 제 1항에 있어서,
    상기 주기측정부는,
    상기 클럭을 2분주 한후, 2분주된 클럭의 제1에지에서 제2에지까지 상기 클럭과 위상 비교되며 일정 간격을 가지는 다수의 측정클럭의 개수를 카운팅하여 상기 클럭의 주기를 측정하는 것을 특징으로 하는
    듀티비 보정회로.
  4. 클럭의 주기를 측정하여 상기 클럭의 반주기 값을 산출하는 주기측정단계;
    상기 클럭에 동기된 제1에지 및 상기 제1에지와 상기 주기측정단계에서 산출된 상기 클럭의 반주기만큼 차이나는 제2에지를 갖는 코스 보정클럭을 생성하는 코스 듀티비 보정단계;
    상기 코스 보정클럭의 듀티비를 미세하게 보정하여 파인 보정클럭 및 반전 파인 보정클럭을 출력하는 파인 듀티비 보정단계; 및
    상기 파인 보정클럭 및 반전 파인 보정클럭을 피드백하여 파인 보정신호를 상기 파인 듀티비 보정단계로 출력하는 듀티비 감지단계
    를 포함하는 듀티비 보정방법.
KR1020080052777A 2008-06-04 2008-06-04 듀티비 보정회로 및 보정방법 KR20090126612A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080052777A KR20090126612A (ko) 2008-06-04 2008-06-04 듀티비 보정회로 및 보정방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080052777A KR20090126612A (ko) 2008-06-04 2008-06-04 듀티비 보정회로 및 보정방법

Publications (1)

Publication Number Publication Date
KR20090126612A true KR20090126612A (ko) 2009-12-09

Family

ID=41687698

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080052777A KR20090126612A (ko) 2008-06-04 2008-06-04 듀티비 보정회로 및 보정방법

Country Status (1)

Country Link
KR (1) KR20090126612A (ko)

Similar Documents

Publication Publication Date Title
US8207772B2 (en) Duty detection circuit and duty cycle correction circuit including the same
KR101659840B1 (ko) 스큐드 게이트 타입 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법
US7804290B2 (en) Event-driven time-interval measurement
US7636001B2 (en) Digital DLL circuit
US20070296396A1 (en) Phase Difference Measurement Circuit
TWI644516B (zh) 電路延遲監測設備及方法
US7190174B2 (en) Method for calibrating timing clock
US9647642B2 (en) Clock phase adjustment mechanism of a ring oscillator using a phase control signal
US10530350B2 (en) Correction circuit
KR100641703B1 (ko) 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
KR20100073427A (ko) Ｄｌｌ 회로
KR102105139B1 (ko) 클럭 지연 검출회로 및 이를 이용하는 반도체 장치
US20140002156A1 (en) Duty cycle correction within an integrated circuit
TWI672907B (zh) 具有自我校正機制的四倍頻裝置及其方法
KR100843002B1 (ko) 듀티 사이클 보정 회로 및 이를 갖는 지연 고정 루프
US11290096B2 (en) System and method for adjusting cycle of a signal
KR101024261B1 (ko) 듀티비 보정회로 및 그를 포함하는 지연고정루프회로
TWI768384B (zh) 用於產生脈衝輸出的電路及方法
US8008958B2 (en) Electronic device and method of correcting clock signal deviations in an electronic device
JP2008172574A (ja) クロック位相シフト回路
TWI399562B (zh) 測量裝置、並列測量裝置、測試裝置以及被測試元件
US8782474B2 (en) Advanced converters for memory cell sensing and methods
KR20090126612A (ko) 듀티비 보정회로 및 보정방법
JP5171442B2 (ja) マルチストローブ回路および試験装置
US20070194820A1 (en) Phase delay detection apparatus and method with multi-cycle phase range of operation

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination