JP2018038031A5

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Publication number: JP2018038031A5
Application number: JP2017101866A
Authority: JP
Filing date: 2017-05-23
Publication date: 2020-01-09
Anticipated expiration: 2037-05-23

Claims

出力信号（２）を基準クロック信号（３）に位相同期するためのデジタル位相同期ループ（ＤＰＬＬ）（１）であって、
前記ＤＰＬＬ（１）は、
基準クロック信号（３）に対する帰還信号（６）の位相誤差を検出するように構成された位相検出器（５）を備え、前記帰還信号（６）は、位相検出器（５）の入力に帰還されるＤＰＰＬ（１）の出力信号（２）であり、
前記ＤＰＬＬ（１）は、
少なくとも周波数制御ワード（８）と、位相によって検出された位相誤差を表す少なくとも１つの制御信号（１１，１３）とに基づいて、前記出力信号（２）を発生するように構成されたデジタル制御発振器（ＤＣＯ）検出器（５）を備え、
前記位相検出器（５）は、
整数位相誤差を表す第１の制御信号を発生するように構成された整数回路（９）と、
前記帰還信号（６）及び遅延基準クロック信号（４）を処理するように構成された時間−デジタル変換器（ＴＤＣ）を含む分数回路（１２）とを備え、前記分数回路（１２）は、ＴＤＣ出力（１５）から分数位相誤差を表す第２の制御信号（１３）を発生するように構成されるＤＰＬＬ（１）において、
前記ＤＰＬＬ（１）は、前記ＴＤＣ出力（１５）の絶対値の変化が所定の制限値よりも大きいときに、前記ＴＤＣ出力（１５）の変化と反対方向に所定のアンラップ値だけＴＤＣ出力（１５）をシフトすることによって、前記ＴＤＣ出力（１５）をアンラップするように構成されたアンラップ部（１７）を備えるデジタル位相同期ループ（ＤＰＬＬ）（１）。
整数回路（９）を活性化させて初期位相同期を得るように構成され、かつ初期位相同期が得られたとき前記整数回路（９）を非活性化するように構成された処理部を備える請求項１に記載のＤＰＬＬ（１）。
前記アンラップ部（１７）は、
後続の複数のＴＤＣ出力コード（１５）について差動演算するように構成された差動演算器（１８）と、
前記制限値より大きい絶対値を有する負の差動演算ＴＤＣ出力コード（２１）の場合には、前記アンラップ値を前記差動演算されたＴＤＣ出力コード（２１）に加算することと、前記制限値より大きい絶対値を有する正の差動演算されたＴＤＣ出力コード（２１）の場合には、前記差動演算されたＴＤＣ出力コード（２１）から前記アンラップ値を減算すること、のうちのいずれかを実行することで、前記差動演算されたＴＤＣ出力コード（２１）をリラップするように構成されたリラップ部（１９）と、
前記リラップされて差動演算された複数のＴＤＣ出力コード（２２）を積分して前記アンラップされたＴＤＣ出力コード（２３）を得るように構成された積分器（２０）とを備える請求項１又は２に記載のＤＰＬＬ（１）。
前記差動演算器（１８）はさらに、所定量の前記ＴＤＣ出力コード（１５）を前記差動演算されたＴＤＣ出力コード（２１）に漏洩するように構成される請求項３に記載のＤＰＬＬ（１）。
前記ＤＰＬＬ（１）は少なくとも１つの較正ループを備え、
前記アンラップされたＴＤＣ出力（２３）が所定の範囲（２４）外にあるとき、前記アンラップ部（１７）は各較正ループを無効にするように構成され、
前記アンラップされたＴＤＣ出力（２３）が所定の範囲（２４）内に再び入ったとき、前記アンラップ部（１７）は各較正ループを再びイネーブルにするように構成される請求項１〜４のうちのいずれか１つに記載のＤＰＬＬ（１）。
前記アンラップ部（１７）は、前記アンラップされたＴＤＣ出力（２３）が所定の範囲（２４）内に再び入り所定の期間（２５）が経過した後に、各較正ループを再びイネーブルするように構成される請求項５に記載のＤＰＬＬ（１）。
前記ＴＤＣ（１４）は、増加するレンジ外利得を有する請求項１〜６のうちのいずれか１つに記載のＤＰＬＬ（１）。
出力信号（２）を基準クロック信号（３）に位相同期するためにデジタル位相同期ループ（ＤＰＬＬ）（１）を動作させる方法であって、
前記方法は、
（ａ）ＤＰＬＬ（１）の位相検出器（５）の第１の入力に基準クロック信号（３）を供給するステップと、
（ｂ）帰還信号（６）として出力信号（２）を位相検出器（５）の第２入力に供給するステップと、
（ｃ）前記基準クロック信号（３）に対する帰還信号（６）の整数位相誤差を表す第１の制御信号（１１）を、位相検出器（５）の整数回路（９）により発生するステップと、
（ｄ）位相検出器（５）の分数回路（１２）の時間−デジタル変換器（ＴＤＣ）（１４）によって、前記帰還信号（６）及び遅延基準クロック信号（４）を処理し、前記基準クロック信号（３）に対する帰還信号（６）の分数位相誤差を表す第２の制御信号（１３）をＴＤＣ出力（１５）から発生するステップと、
（ｅ）前記ＤＰＬＬ（１）のデジタル制御発振器（ＤＣＯ）（７）によって、少なくとも周波数制御ワード（８）と、第１の制御信号（１１）と第２の制御信号（１３）のうちの１つとに基づいて、出力信号（２）を再生するステップと、
（ｆ）ステップ（ｂ）〜（ｅ）を繰り返すことで、前記基準クロック信号（３）に対する出力信号（２）の初期位相同期を得るステップと、
（ｇ）前記初期位相同期を得た後に、位相検出器（５）の整数回路（９）を非アクティブにするステップと、
（ｈ）ステップ（ｂ）、（ｄ）及び（ｅ）を繰り返すことで、前記出力信号（２）の位相同期を基準クロック信号（３）に追従させるステップとを含む方法において、
前記ステップ（ｄ）は、ＴＤＣ出力（１５）の絶対値の変化が所定の制限値よりも大きい場合に、前記ＴＤＣ出力（１５）の変化とは反対方向に所定のアンラップ値だけ前記ＴＤＣ出力（１５）をシフトすることにより、前記ＤＰＬＬ（１）のアンラップ部（１７）により、前記ＴＤＣ出力（１５）をアンラップすることをさらに含む方法。
前記アンラップ部（１７）によって前記ＴＤＣ出力（１５）のアンラップするステップは、
後続の複数のＴＤＣ出力コード（１５）について差動演算するステップと、
前記制限値より大きい絶対値を有する負の差動演算ＴＤＣ出力コード（２１）の場合には、前記アンラップ値を前記差動演算されたＴＤＣ出力コード（２１）に加えることと、前記制限値より大きい絶対値を有する正の差動演算されたＴＤＣ出力コード（２１）の場合には、前記差動演算されたＴＤＣ出力コード（２１）から前記アンラップ値を減算することのうちのいずれか１つを実行することで、前記差動演算されたＴＤＣ出力コード（２１）をリラップするステップと、
前記リラップされたＴＤＣ出力コードを積分してアンラップされたＴＤＣ出力コード（２３）を得るステップとを含む請求項８に記載の方法。
前記後続の複数のＴＤＣ出力コード（１５）について差動演算するステップは、前記ＴＤＣ出力コード（１５）に所定量のＴＤＣ出力コード（１５）を加算することを含む請求項９に記載の方法。
前記ＤＰＬＬ（１）は、少なくとも１つの較正ループを備え、
前記方法は、
前記アンラップ部（１７）によって実行されるステップを含み、
前記アンラップ部（１７）によって実行されるステップは、
前記アンラップされたＴＤＣ出力（２３）が所定の範囲（２４）外にあるとき、前記各較正ループを無効にするステップと、
前記アンラップされたＴＤＣ出力（２３）が所定の範囲（２４）内に再び入ったとき、前記各較正ループを再びイネーブルにするステップとを含む請求項８〜１０のうちのいずれか１つに記載の方法。
前記各較正ループは、前記アンラップされたＴＤＣ出力２３が所定の範囲２４内にあったときから所定の期間（２５）の後に再びイネーブルされる請求項１１に記載の方法。
前記ＤＰＬＬ（１）の処理部（２９）によって実行されるステップであって、前記ＴＤＣ（１４）のレンジ外利得を増加させるステップを含む求項８〜１２のうちのいずれか１つに記載の方法。