JP2018038031A5 - - Google Patents
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Claims (13)
- 出力信号(2)を基準クロック信号(3)に位相同期するためのデジタル位相同期ループ(DPLL)(1)であって、
前記DPLL(1)は、
基準クロック信号(3)に対する帰還信号(6)の位相誤差を検出するように構成された位相検出器(5)を備え、前記帰還信号(6)は、位相検出器(5)の入力に帰還されるDPPL(1)の出力信号(2)であり、
前記DPLL(1)は、
少なくとも周波数制御ワード(8)と、位相によって検出された位相誤差を表す少なくとも1つの制御信号(11,13)とに基づいて、前記出力信号(2)を発生するように構成されたデジタル制御発振器(DCO)検出器(5)を備え、
前記位相検出器(5)は、
整数位相誤差を表す第1の制御信号を発生するように構成された整数回路(9)と、
前記帰還信号(6)及び遅延基準クロック信号(4)を処理するように構成された時間−デジタル変換器(TDC)を含む分数回路(12)とを備え、前記分数回路(12)は、TDC出力(15)から分数位相誤差を表す第2の制御信号(13)を発生するように構成されるDPLL(1)において、
前記DPLL(1)は、前記TDC出力(15)の絶対値の変化が所定の制限値よりも大きいときに、前記TDC出力(15)の変化と反対方向に所定のアンラップ値だけTDC出力(15)をシフトすることによって、前記TDC出力(15)をアンラップするように構成されたアンラップ部(17)を備えるデジタル位相同期ループ(DPLL)(1)。 - 整数回路(9)を活性化させて初期位相同期を得るように構成され、かつ初期位相同期が得られたとき前記整数回路(9)を非活性化するように構成された処理部を備える請求項1に記載のDPLL(1)。
- 前記アンラップ部(17)は、
後続の複数のTDC出力コード(15)について差動演算するように構成された差動演算器(18)と、
前記制限値より大きい絶対値を有する負の差動演算TDC出力コード(21)の場合には、前記アンラップ値を前記差動演算されたTDC出力コード(21)に加算することと、前記制限値より大きい絶対値を有する正の差動演算されたTDC出力コード(21)の場合には、前記差動演算されたTDC出力コード(21)から前記アンラップ値を減算すること、のうちのいずれかを実行することで、前記差動演算されたTDC出力コード(21)をリラップするように構成されたリラップ部(19)と、
前記リラップされて差動演算された複数のTDC出力コード(22)を積分して前記アンラップされたTDC出力コード(23)を得るように構成された積分器(20)とを備える請求項1又は2に記載のDPLL(1)。 - 前記差動演算器(18)はさらに、所定量の前記TDC出力コード(15)を前記差動演算されたTDC出力コード(21)に漏洩するように構成される請求項3に記載のDPLL(1)。
- 前記DPLL(1)は少なくとも1つの較正ループを備え、
前記アンラップされたTDC出力(23)が所定の範囲(24)外にあるとき、前記アンラップ部(17)は各較正ループを無効にするように構成され、
前記アンラップされたTDC出力(23)が所定の範囲(24)内に再び入ったとき、前記アンラップ部(17)は各較正ループを再びイネーブルにするように構成される請求項1〜4のうちのいずれか1つに記載のDPLL(1)。 - 前記アンラップ部(17)は、前記アンラップされたTDC出力(23)が所定の範囲(24)内に再び入り所定の期間(25)が経過した後に、各較正ループを再びイネーブルするように構成される請求項5に記載のDPLL(1)。
- 前記TDC(14)は、増加するレンジ外利得を有する請求項1〜6のうちのいずれか1つに記載のDPLL(1)。
- 出力信号(2)を基準クロック信号(3)に位相同期するためにデジタル位相同期ループ(DPLL)(1)を動作させる方法であって、
前記方法は、
(a)DPLL(1)の位相検出器(5)の第1の入力に基準クロック信号(3)を供給するステップと、
(b)帰還信号(6)として出力信号(2)を位相検出器(5)の第2入力に供給するステップと、
(c)前記基準クロック信号(3)に対する帰還信号(6)の整数位相誤差を表す第1の制御信号(11)を、位相検出器(5)の整数回路(9)により発生するステップと、
(d)位相検出器(5)の分数回路(12)の時間−デジタル変換器(TDC)(14)によって、前記帰還信号(6)及び遅延基準クロック信号(4)を処理し、前記基準クロック信号(3)に対する帰還信号(6)の分数位相誤差を表す第2の制御信号(13)をTDC出力(15)から発生するステップと、
(e)前記DPLL(1)のデジタル制御発振器(DCO)(7)によって、少なくとも周波数制御ワード(8)と、第1の制御信号(11)と第2の制御信号(13)のうちの1つとに基づいて、出力信号(2)を再生するステップと、
(f)ステップ(b)〜(e)を繰り返すことで、前記基準クロック信号(3)に対する出力信号(2)の初期位相同期を得るステップと、
(g)前記初期位相同期を得た後に、位相検出器(5)の整数回路(9)を非アクティブにするステップと、
(h)ステップ(b)、(d)及び(e)を繰り返すことで、前記出力信号(2)の位相同期を基準クロック信号(3)に追従させるステップとを含む方法において、
前記ステップ(d)は、TDC出力(15)の絶対値の変化が所定の制限値よりも大きい場合に、前記TDC出力(15)の変化とは反対方向に所定のアンラップ値だけ前記TDC出力(15)をシフトすることにより、前記DPLL(1)のアンラップ部(17)により、前記TDC出力(15)をアンラップすることをさらに含む方法。 - 前記アンラップ部(17)によって前記TDC出力(15)のアンラップするステップは、
後続の複数のTDC出力コード(15)について差動演算するステップと、
前記制限値より大きい絶対値を有する負の差動演算TDC出力コード(21)の場合には、前記アンラップ値を前記差動演算されたTDC出力コード(21)に加えることと、前記制限値より大きい絶対値を有する正の差動演算されたTDC出力コード(21)の場合には、前記差動演算されたTDC出力コード(21)から前記アンラップ値を減算することのうちのいずれか1つを実行することで、前記差動演算されたTDC出力コード(21)をリラップするステップと、
前記リラップされたTDC出力コードを積分してアンラップされたTDC出力コード(23)を得るステップとを含む請求項8に記載の方法。 - 前記後続の複数のTDC出力コード(15)について差動演算するステップは、前記TDC出力コード(15)に所定量のTDC出力コード(15)を加算することを含む請求項9に記載の方法。
- 前記DPLL(1)は、少なくとも1つの較正ループを備え、
前記方法は、
前記アンラップ部(17)によって実行されるステップを含み、
前記アンラップ部(17)によって実行されるステップは、
前記アンラップされたTDC出力(23)が所定の範囲(24)外にあるとき、前記各較正ループを無効にするステップと、
前記アンラップされたTDC出力(23)が所定の範囲(24)内に再び入ったとき、前記各較正ループを再びイネーブルにするステップとを含む請求項8〜10のうちのいずれか1つに記載の方法。 - 前記各較正ループは、前記アンラップされたTDC出力23が所定の範囲24内にあったときから所定の期間(25)の後に再びイネーブルされる請求項11に記載の方法。
- 前記DPLL(1)の処理部(29)によって実行されるステップであって、前記TDC(14)のレンジ外利得を増加させるステップを含む求項8〜12のうちのいずれか1つに記載の方法。
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