JP2000078001A - デジタルｐｌｌ回路 - Google Patents
デジタルｐｌｌ回路Info
- Publication number
- JP2000078001A JP2000078001A JP10244252A JP24425298A JP2000078001A JP 2000078001 A JP2000078001 A JP 2000078001A JP 10244252 A JP10244252 A JP 10244252A JP 24425298 A JP24425298 A JP 24425298A JP 2000078001 A JP2000078001 A JP 2000078001A
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- Japan
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- signal
- output
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】ロックアップタイムを高速化させたデジタルＰ
ＬＬ回路を提供する。 【解決手段】本発明は基準信号からの入力信号のサンプ
リング回路から出力される信号と電圧制御発振器からの
信号を分周した可変分周器の出力との誤差を繰り返し比
較し、その誤差が大きいときには前記デジタルフィルタ
への時定数を小さい値に設定し、誤差が小さくなると時
定数を大きい値に設定するようにした構成としたことに
よりロックアップタイムを高速化させるとともにスプリ
アスを抑圧させた。
ＬＬ回路を提供する。 【解決手段】本発明は基準信号からの入力信号のサンプ
リング回路から出力される信号と電圧制御発振器からの
信号を分周した可変分周器の出力との誤差を繰り返し比
較し、その誤差が大きいときには前記デジタルフィルタ
への時定数を小さい値に設定し、誤差が小さくなると時
定数を大きい値に設定するようにした構成としたことに
よりロックアップタイムを高速化させるとともにスプリ
アスを抑圧させた。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルフィルタ
への時定数を変更することによってロックアップタイム
を高速化させるデジタルＰＬＬ回路に関する。
への時定数を変更することによってロックアップタイム
を高速化させるデジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】従来のＰＬＬ回路においては、図４で示
される基本的な構成が開示されている。１は基準信号発
振器、４は制御電圧によって出力周波数を変化させる電
圧制御発振器（ＶＣＯ）と、２はこの電圧制御発振器か
ら出力される周波数とと基準信号からの周波数との位相
差を比較するための位相検出器、３は位相検出器２から
出力された信号の不要成分を取り除いて電圧制御発振器
４へ電圧帰還をかけるループフィルタ、５は電圧制御発
振器４の出力周波数を位相検出器２に必要な周波数に分
周する可変分周器とから構成されている。
される基本的な構成が開示されている。１は基準信号発
振器、４は制御電圧によって出力周波数を変化させる電
圧制御発振器（ＶＣＯ）と、２はこの電圧制御発振器か
ら出力される周波数とと基準信号からの周波数との位相
差を比較するための位相検出器、３は位相検出器２から
出力された信号の不要成分を取り除いて電圧制御発振器
４へ電圧帰還をかけるループフィルタ、５は電圧制御発
振器４の出力周波数を位相検出器２に必要な周波数に分
周する可変分周器とから構成されている。
【０００３】
【発明が解決しようとする課題】このような従来のＰＬ
Ｌ回路にあっては、ＰＬＬシンセサイザのロックアップ
タイムの高速化には一般に「ＶＣＯ感度を高く設定す
る」、「位相検出器のゲインを高く設定する」、「ルー
プフィルタの時定数を小さくする」等の方法がある。し
かし、ロックアップタイムとスプリアスとの関係には高
速にすればスプリアスが増加し、スプリアスを抑圧すれ
ば低速になるという問題がある。
Ｌ回路にあっては、ＰＬＬシンセサイザのロックアップ
タイムの高速化には一般に「ＶＣＯ感度を高く設定す
る」、「位相検出器のゲインを高く設定する」、「ルー
プフィルタの時定数を小さくする」等の方法がある。し
かし、ロックアップタイムとスプリアスとの関係には高
速にすればスプリアスが増加し、スプリアスを抑圧すれ
ば低速になるという問題がある。
【０００４】
【課題を解決するための手段】本発明はこれらの課題を
解決するためのものであり、基準周波数信号を入力する
基準周波数入力部と、この基準周波数入力部から入力し
た入力信号をサンプリングするサンプリング回路と、こ
のサンプリング回路によってサンプリングされた信号の
不要成分を濾波するためのデジタルフィルタと、このデ
ジタルフィルタによって濾波された信号をアナログ信号
に変換するためのＤ／Ａ変換回路と、このＤ／Ａ変換回
路によって出力されたアナログ信号から入力した電圧に
より発振周波数を制御する電圧制御発振器と、この電圧
制御発振器から出力される分周数信号に基づいた値で前
記電圧制御発振器の出力を分周する可変分周器と、この
可変分周器の出力と前記サンプリング回路から出力され
る信号との誤差を繰り返し比較しその誤差を小さくする
ためのデジタルＰＬＬ回路において、この誤差が大きい
ときには前記デジタルフィルタへの時定数を小さい値に
設定し、誤差が小さくなると時定数を大きい値に設定す
る設定手段を具備したデジタルＰＬＬ回路を提供する。
解決するためのものであり、基準周波数信号を入力する
基準周波数入力部と、この基準周波数入力部から入力し
た入力信号をサンプリングするサンプリング回路と、こ
のサンプリング回路によってサンプリングされた信号の
不要成分を濾波するためのデジタルフィルタと、このデ
ジタルフィルタによって濾波された信号をアナログ信号
に変換するためのＤ／Ａ変換回路と、このＤ／Ａ変換回
路によって出力されたアナログ信号から入力した電圧に
より発振周波数を制御する電圧制御発振器と、この電圧
制御発振器から出力される分周数信号に基づいた値で前
記電圧制御発振器の出力を分周する可変分周器と、この
可変分周器の出力と前記サンプリング回路から出力され
る信号との誤差を繰り返し比較しその誤差を小さくする
ためのデジタルＰＬＬ回路において、この誤差が大きい
ときには前記デジタルフィルタへの時定数を小さい値に
設定し、誤差が小さくなると時定数を大きい値に設定す
る設定手段を具備したデジタルＰＬＬ回路を提供する。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は本発明の一実施例であ
るデジタルＰＬＬ回路のブロック図であり、図２は本発
明の一実施例であるデジタルＰＬＬ回路で用いられるデ
ジタルフィルタのブロック図であり、図３は本発明の一
実施例であるデジタルＰＬＬ回路で用いられるデジタル
フィルタの特性を説明した図である。
て図面を用いて説明する。図１は本発明の一実施例であ
るデジタルＰＬＬ回路のブロック図であり、図２は本発
明の一実施例であるデジタルＰＬＬ回路で用いられるデ
ジタルフィルタのブロック図であり、図３は本発明の一
実施例であるデジタルＰＬＬ回路で用いられるデジタル
フィルタの特性を説明した図である。
【０００６】図１において、図４で示される部材と同一
部材は同一符号を付与している。６および９はデータを
サンプリングするためのサンプリング回路であって、６
は第１のサンプリング回路、９は第２のサンプリング回
路、７は不要な信号を濾波するためのデジタルフィル
タ、８はデジタル信号をアナログ信号に変換するための
Ｄ／Ａ変換回路とから構成されている。図２において、
１０0 乃至１０n-1 は遅延回路、１１0 乃至１１n-1 は
バッファとから構成されている。図１および図２にもと
づいて動作説明を行う。
部材は同一符号を付与している。６および９はデータを
サンプリングするためのサンプリング回路であって、６
は第１のサンプリング回路、９は第２のサンプリング回
路、７は不要な信号を濾波するためのデジタルフィル
タ、８はデジタル信号をアナログ信号に変換するための
Ｄ／Ａ変換回路とから構成されている。図２において、
１０0 乃至１０n-1 は遅延回路、１１0 乃至１１n-1 は
バッファとから構成されている。図１および図２にもと
づいて動作説明を行う。
【０００７】第１のサンプリング回路６は基準信号発振
器１から入力された入力信号をサンプリングし、第２の
サンプリング回路９は可変分周器５によって電圧制御発
振器４から出力された信号を分周した信号をサンプリン
グする。位相検出器２はこれらサンプリング回路（６、
９）によって得られた両者の出力信号の周波数との位相
差を比較しこの位相差にもとづいてソフト的手段にもと
づいてデジタルフィルタに時定数を設定する。またデジ
タルフィルタ７は位相検出器２から送られてきた信号の
内、不要な成分を濾波する働きもある。
器１から入力された入力信号をサンプリングし、第２の
サンプリング回路９は可変分周器５によって電圧制御発
振器４から出力された信号を分周した信号をサンプリン
グする。位相検出器２はこれらサンプリング回路（６、
９）によって得られた両者の出力信号の周波数との位相
差を比較しこの位相差にもとづいてソフト的手段にもと
づいてデジタルフィルタに時定数を設定する。またデジ
タルフィルタ７は位相検出器２から送られてきた信号の
内、不要な成分を濾波する働きもある。
【０００８】Ｄ／Ａ変換回路はこの濾波された信号をデ
ジタル量で出力された信号をアナログ量に変換する。電
圧制御発振器４はデジタルフィルタ７によってアナログ
量に変換された出力電圧にもとづいて必要な周波数の信
号を出力する。可変分周器５は位相検出器２に必要な周
波数成分まで電圧制御発振器４の出力信号を分周する。
ジタル量で出力された信号をアナログ量に変換する。電
圧制御発振器４はデジタルフィルタ７によってアナログ
量に変換された出力電圧にもとづいて必要な周波数の信
号を出力する。可変分周器５は位相検出器２に必要な周
波数成分まで電圧制御発振器４の出力信号を分周する。
【０００９】図２で示されるデジタルフィルタ７はｎ個
の遅延回路（１０0 乃至１０n-1 ）とバッファ（１１0
乃至１１n-1 ）とから構成され、各時間に対するデータ
へ重み付けを行う変数ｈ（ｉ），ｉが０以上ｎ−１以下
の場合にＰＬＬシンセサイザのロック時に合わせて書換
えが行われる。
の遅延回路（１０0 乃至１０n-1 ）とバッファ（１１0
乃至１１n-1 ）とから構成され、各時間に対するデータ
へ重み付けを行う変数ｈ（ｉ），ｉが０以上ｎ−１以下
の場合にＰＬＬシンセサイザのロック時に合わせて書換
えが行われる。
【００１０】可変分周器５にデータが書き込まれ、周波
数の引込みを行う過程においてはフィルタの時定数が小
さくなるようなｈ（ｉ）が設定され、高速に引込みが行
なわれる。またロックに近づくとこのフィルタはスプリ
アス抑圧の効果が大となるよう、時定数が大きくなるよ
う変数ｈ（ｉ）が設定される。このフィルタの特性を図
４で説明する。図４において、横軸が周波数、縦軸が振
幅を示している。ここで、周波数ｆ1 は周波数ｆ2 より
も高い周波数を示している。周波数ｆ1 で引き込みが開
始し、周波数ｆ2 でロックされる。
数の引込みを行う過程においてはフィルタの時定数が小
さくなるようなｈ（ｉ）が設定され、高速に引込みが行
なわれる。またロックに近づくとこのフィルタはスプリ
アス抑圧の効果が大となるよう、時定数が大きくなるよ
う変数ｈ（ｉ）が設定される。このフィルタの特性を図
４で説明する。図４において、横軸が周波数、縦軸が振
幅を示している。ここで、周波数ｆ1 は周波数ｆ2 より
も高い周波数を示している。周波数ｆ1 で引き込みが開
始し、周波数ｆ2 でロックされる。
【００１１】
【発明の効果】以上説明したように、本発明は可変分周
器の出力と基準信号からの入力信号のサンプリング回路
から出力される信号との誤差を繰り返し比較しその誤差
が大きいときには前記デジタルフィルタへの時定数を小
さい値に設定し、誤差が小さくなると時定数を大きい値
に設定するようにした構成としたことによりロックアッ
プタイムを高速化させるとともにこれに伴うスプリアス
の増加を抑圧させた。
器の出力と基準信号からの入力信号のサンプリング回路
から出力される信号との誤差を繰り返し比較しその誤差
が大きいときには前記デジタルフィルタへの時定数を小
さい値に設定し、誤差が小さくなると時定数を大きい値
に設定するようにした構成としたことによりロックアッ
プタイムを高速化させるとともにこれに伴うスプリアス
の増加を抑圧させた。
【図１】 図１は本発明の一実施例であるデジタルＰＬ
Ｌ回路のブロック図である。
Ｌ回路のブロック図である。
【図２】 図２は本発明の一実施例であるデジタルＰＬ
Ｌ回路で用いられるデジタルフィルタのブロック図であ
る。
Ｌ回路で用いられるデジタルフィルタのブロック図であ
る。
【図３】 図３は本発明の一実施例であるデジタルＰＬ
Ｌ回路で用いられるデジタルフィルタの特性を説明した
図である。
Ｌ回路で用いられるデジタルフィルタの特性を説明した
図である。
【図４】 従来のデジタルＰＬＬ回路のブロック図であ
る。
る。
１ 基準信号発振器 ２ 位相検出器 ３ ループフィルタ ４ 電圧制御発振器 ５ 可変分周器 ６ 第１のサンプリング回路 ７ デジタルフィルタ ８ Ｄ／Ａ変換回路 ９ 第２のサンプリング回路
Claims (1)
- 【請求項１】基準周波数信号を入力する基準周波数入力
部と、この基準周波数入力部から入力した入力信号をサ
ンプリングするサンプリング回路と、このサンプリング
回路によってサンプリングされた信号の不要成分を濾波
するためのデジタルフィルタと、このデジタルフィルタ
によって濾波された信号をアナログ信号に変換するため
のＤ／Ａ変換回路と、このＤ／Ａ変換回路によって出力
されたアナログ信号から入力した電圧により発振周波数
を制御する電圧制御発振器と、この電圧制御発振器から
出力される分周数信号に基づいた値で前記電圧制御発振
器の出力を分周する可変分周器と、この可変分周器の出
力と前記サンプリング回路から出力される信号との誤差
を繰り返し比較しその誤差を小さくするためのデジタル
ＰＬＬ回路において、この誤差が大きいときには前記デ
ジタルフィルタへの時定数を小さい値に設定し、誤差が
小さくなると時定数を大きい値に設定する設定手段を具
備したことを特徴とするデジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10244252A JP2000078001A (ja) | 1998-08-31 | 1998-08-31 | デジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10244252A JP2000078001A (ja) | 1998-08-31 | 1998-08-31 | デジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000078001A true JP2000078001A (ja) | 2000-03-14 |
Family
ID=17115997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10244252A Pending JP2000078001A (ja) | 1998-08-31 | 1998-08-31 | デジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000078001A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027581A (ja) * | 2007-07-23 | 2009-02-05 | Renesas Technology Corp | 半導体集積回路 |
| JP2011130435A (ja) * | 2009-12-17 | 2011-06-30 | Intel Corp | 適応デジタル位相ロックループ |
| KR101465881B1 (ko) * | 2013-05-15 | 2014-11-26 | 고려대학교 산학협력단 | 디지털 위상 고정 루프 장치 |
| JP2019129496A (ja) * | 2018-01-26 | 2019-08-01 | 株式会社東芝 | 送信装置及び制御方法 |
| JP2020202534A (ja) * | 2019-06-13 | 2020-12-17 | 株式会社エヌエフホールディングス | 同期信号生成回路 |
-
1998
- 1998-08-31 JP JP10244252A patent/JP2000078001A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027581A (ja) * | 2007-07-23 | 2009-02-05 | Renesas Technology Corp | 半導体集積回路 |
| JP2011130435A (ja) * | 2009-12-17 | 2011-06-30 | Intel Corp | 適応デジタル位相ロックループ |
| US8502582B2 (en) | 2009-12-17 | 2013-08-06 | Intel Corporation | Adaptive digital phase locked loop |
| KR101465881B1 (ko) * | 2013-05-15 | 2014-11-26 | 고려대학교 산학협력단 | 디지털 위상 고정 루프 장치 |
| JP2019129496A (ja) * | 2018-01-26 | 2019-08-01 | 株式会社東芝 | 送信装置及び制御方法 |
| JP2020202534A (ja) * | 2019-06-13 | 2020-12-17 | 株式会社エヌエフホールディングス | 同期信号生成回路 |
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