KR0120615B1 - 디지탈 위상동기루프(pll) - Google Patents

디지탈 위상동기루프(pll)

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KR0120615B1
KR0120615B1 KR1019950003352A KR19950003352A KR0120615B1 KR 0120615 B1 KR0120615 B1 KR 0120615B1 KR 1019950003352 A KR1019950003352 A KR 1019950003352A KR 19950003352 A KR19950003352 A KR 19950003352A KR 0120615 B1 KR0120615 B1 KR 0120615B1
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    • H03L2207/50—All digital phase-locked loop

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Abstract

디지탈 위상동기루프(Phase Lock Loop: 이하 PLL이라 한다)를 개시한다. 그 디지탈 위상동기루프는 외부로부터의 디지탈신호와 이산발진된 디지탈신호를 입력받아 두 신호의 위상차를 검출하기 위한 디지탈 위상검출수단, 상기 검출된 위상차 신호를 입력받아 소정 루프계수에 따라 루프필터링하기 위한 디지탈 루프필터수단과, 상기 루프필터링 된 신호를 입력받아 증폭하기 위한 디지탈 증폭수단 및 상기 증폭된 신호를 입력받아 상기 이산 발빈된 디지탈신호를 출력하는 이산발진수단을 구비한다. 따라서, 회로의 단순화가 가능하며, 소비전력을 줄일 수 있다.

Description

디지탈 위상동기루프(PLL)
제1도는 일반적인 아날로그 위상동기로프(PLL)을 도시한 블럭도이고,
제2도는 종래의 디지탈 위상동기루프(PLL)를 도시한 블럭도이고,
제3도는 본 발명에 의한 디지탈 위상동기루프(PLL)를 도시한 블럭도이고,
제4도는 제3도의 이산발진기(DTO)를 상세히 도시한 블럭도이고,
제5a~5b도는 제3도의 디지탈 위상동기루프(PLL)의 동작 설명을 위한 신호 파형을 도시한 것이다.
본 발명은 디지탈 위상동기루프(Phase Lock Loop : 이하 PLL이라 한다)에 관한 것으로, 특히 이산발진기(Discrete Time Osillator : 이하, DTO)를 이용한 디지탈 위상동기루프(PLL)에 관한 것이다.
제1도는 일반적인 PLL의 기본 구성을 도시한 블럭도로서, 위상비교기(Phase Comparator)(14), 루프필터(16) 및 전압제어발진기(Voltage Controlled Oscillator: 이하, VCO)(18)로 구성되어 있다. 제1도에 있어서, vi(t)는 입력단자(12)로 입력되는 신호의 전압을 나타내고, θi는 입력신호의 위상을 나타내고, vo(t)는 전압제어발진기의 출력전압을 나타내고, θo는 그 위상을 나타내고, vc(t)는 위상비교기의 출력전압을 나타내고, vd(t)는 루프필터의 출력으로 VCO의 제어전압을 나타내고, F(s)는 루프필터의 전달함수를 나타낸다.
위상비교기(14)는 두 입력신호의 위상차에 대응할 수 있는 전압을 발생하며, 루프필터(16)는 저역통과필터로서 위상비교기(16)에서 발생되는 고주파 성분을 제거하고 동기특성이나 응답특성을 결정한다. VCO(18)는 제어전압(vd(t))에 응답하여 발진 주파수가 변화하는 발진기를 말한다. 이들의 동작을 개략적으로 살펴보면, 입력단자(12)를 통해 입력되는 입력신호(vi(t),θi)와 VCO(18)의 출력(vo(t), θo)을 비교하여 그 위상차에 대응하는 전압(vc(t))을 발생하고, 루프필터(16)를 거쳐 VCO(18)의 제어전압(vd(t))으로 VCO(18)에 입력된다. 이 제어전압(vd(t))은 VCP(18)의 발진 주파수와 입력 주파수의 차가 적어지도록 VCO(18)를 제어한다. 한편 동기과정을 살펴보면, 입력신호가 없을 경우 위상비교기(14)의 출력전압은 '0'이고, 루프는 개방상태가 된다. 이 때 입력신호가 가해지면 처음에는 동기상태에 있지 않기 때문에 입력신호의 주파수와 위상은 VCO(18)의 출력과 일치하지 않는다. 따라서 처음에는 주파수 도입(Pull-in)과정에서 주파수가 접근하고, 위상동기(Lock-in)과정에서 동기가 완료된다. 여기서 동기유지점위(Hold-in range) 또는 로크레인지(Lock range)를 정의하면 PLL이 동기상태에 있을 때, 입력신호 주파수를 자주발진주파수(위상차가 0일 때의 VCO발진주파수: f0)에서 멀리할 때 동기를 이루지 못하는 범위까지의 상, 하주파수를 f1, f2라 하면 그 차(f1-f2)를 말하고, 주파수도입범위(Pull-in range) 또는 캡쳐레인지(Capture range)란 PLL이 비동기 상태에 있을 때, 입력신호주파수를 f0에 접근시켜 갔을 때 동기를 시작하는 상, 하주파수를 각각 f3, f4라 할 때 그 차(f3-f4)를 말한다.
한편, 최근의 디지탈화 추세에 따라 종래의 아날로그방식의 PLL도 디지탈 PLL로 바뀌고 있다.
제2도는 종래의 디지탈 PLL을 도시한 블럭도로서, 디지탈위상검출기(21)와 루프필터(23)와 디지탈 증폭기(25)와 디지탈/아날로그변환기(이하, DA변환기)(28)와 VCO(27)와 아날로그/디지탈변환기(이하, DA변환기(29)로 구성되어 있다. 디지탈 위상검출기(21)는 입력단자(20)로 입력되는 신호와 DA변환기(29)를 통해 디지탈 변환된 VCO(27)에서 발진된 출력을 입력받아 비교하고 두 신호의 위상차를 검출하고 위상차와 대응되는 디지탈 신호를 출력한다. 루프필터(23)는 디지탈 위상검출기(21)의 위상차 검출에 다른 대응되는 디지탈 신호를 입력받아 소정 루프필터계수에 따라 루프필터링하고, 필터링된 그 신호는 디지탈 증폭기(25)을 통해 증폭되어 출력된다. 이때, 디지탈 증폭기(25)의 증폭된 신호는 디지탈 신호이므로 아날로그 신호를 처리하는 VCO(27)에서 직접 처리할 수가 없다. 따라서, VCO(27)의 입출력신호를 변환하기 위하여 DA변환기(28) 및 AD변환기(29)를 필요로 한다.
즉, 종래의 디지탈 PLL은 기존의 아날로그 신호를 입력받아 전압제어발진하는 VCO를 그대로 이용하므로 최소한 하나씩의 DA변환기와 AD변환기를 구비해야 한다. 따라서, 회로가 복잡하고 전력소비가 크다는 문제점이 있었다.
따라서, 본 발명의 목적은 상술한 종래의 문제점을 해결하기 위하여 회로가 단순하고 전력소비를 줄일 수 있는 이산발진기를 이용한 디지탈 PLL을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위한 본 발명에 의한 디지탈 위상동기루프(PLL)는 외부로부터의 디지탈신호와 이산발진된 디지탈신호를 입력받아 두 신호의 위상차를 검출하기 위한 디지탈 위상검출수단과, 상기 검출된 위상차 신호를 입력받아 소정 루프 계수에 따라 루프필터링하기 위한 디지탈 루프필터수단과, 상기 루프필터링된 신호를 입력받아 증폭하기 위한 디지탈 증폭수단 및 상기 증폭된 신호를 입력받아 상기 이산 발진된 디지탈 신호를 출력하는 이산발진수단을 구비한 것을 특징으로 한다.
또한, 상기 이산발진수단은 상기 증폭된 신호와 자체 발진된 신호(Pnom)를 가산하는 제1가산수단과, 상기 제1가산수단의 출력과 궤환된 계단파형(Fout)의 신호를 가산하는 제2가산수단 및 상기 제2가산수단의 출력을 입력받아 상기 계단파형(Fout)의 신호를 출력하는 레지스터를 구비한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
제3도는 본 발명의 디지탈 PLL를 설명하기 위한 블럭도를 도시한 것으로, 디지탈 위상검출기(31), 루프필터(33), 디지탈 증폭기(35) 및 DTO(37)로 구성되어 있다. 디지탈 위상검출기(31)는 입력단자(20)로 입력되는 디지탈 신호와 DTO(37)의 이상발진된 디지탈 신호를 입력받아 이를 비교하여 위상차를 검출하고 이에 대응되는 디지탈 신호를 출력한다. 루프필터(23)는 디지탈 위상검출기(21)의 위상차 검출에 따른 대응되는 디지탈 신호를 입력받아 소정 루프필터계수에 따라 루프필터링한다. 이때, 루프필터계수(H(z))는 x 비트 입력시 다음 (1)식과 같다.
상기 (1)식에서 루프필터는 증폭 기능을 포함한다. 디지탈 증폭기(35)는 루프필터링된 신호를 입력받아 디지탈적으로 증폭하여 출력한다. DTO(37)는 가산기의 오버플로워(overflow)를 이용한 것으로, 소정 가산값을 조절함으로써 옵플로워까지의 시간이 조절됨으로 해서 오버플로워에서 다음 오버플로워까지의 클럭의 한 주기로 간주할 수 있는 값들이 출력으로 얻어진다.
좀 더 상세히 알아보기 위해 제4도를 참조하여 설명하면 다음과 같다.
제4도는 제3도의 DTO(37)를 도시한 세부 블럭도로, 제1가산기(adder)(40)와 제2가산기(42)와 레지스터(44)로 구성되며, 정밀한 주파수의 계단파를 발진한다. 제1가산기(40)는 제3도의 입력단자 38을 통해 입력되는 Pz 디지탈 신호와 DTO(37)의 미리 결정된 자체 발진된 디지탈 신호(Free runing frequency : Pnom)를 가산한다. 제2가산기(42)는 제1가산기(40)의 n비트 출력신호(P)와 레지스터(44)의 출력단자 46을 통한 계단파형의 궤환된 n 비트 출력을 가산하여 n+1 비트로 출력한다. 레지스터(44)는 클럭신호(CLK)에 동기되어 제2가산기(42)의 N+1비트 출력신호를 입력받아 출력한다. 이때, 레지스터 (44)의 출력주파수는 다음 (2)식과 같다.
상기 (2)식에서 FOUT는 DTO(37)의 출력 주파수를 나타내며, FCLK는 레지스터(44)를 구동하는 클럭신호(CLK)의 주파수를 나타내며, n은 가산기의 총레벨의 합 즉, 처리 비트수를 나타낸다. 따라서, 클럭신호(CLK)의 주파수와 PNOM의 결정을 통해 DTO(37)의 출력 주파수(FOUT)를 얻을 수 있다. 예를 들어, FOUT를 6.75MHZ를 얻기 위해 상기 (2)식을 통해 FCLK는 49.134MHZ를 얻을 수 있다. 이 때, 최적화를 통해 n=19, PNOM=7,2000이 가장 적정함을 알 수 있다. 따라서, FOUT는 6.75MHZ를 기준으로 PZ의 값에 따라 증감하게 된다. 제5a~b도는 제4도의 DTO(37)의 동작을 설명하기 위한 신호 파형을 도시한 것으로, 제5a도는 FCL를, 제5b도는 FOUT 신호 파형을 각각 도시한 것이다. PZ의 값에 따라 제5b도의 한주기(T)가 변화하게 된다.
이상에서 살펴본 바와 같이 본 발명의 디지탈 위상동기루프는 이산발진기를 이용함으로써 회로의 단순화가 가능하며, 소비전력을 줄일 수 있다는 효과가 있다.

Claims (2)

  1. 외부로부터의 디지탈 신호와 이산발진된 디지탈 신호를 입력받아 두 신호의 위상차를 검출하기 위한 디지탈 위상검출수단 ; 상기 검출된 위상차 신호를 입력받아 소정 루프 계수에 따라 루프필터링하기 위한 디지탈 루프필터수단 ; 상기 루프필터링된 신호를 입력받아 증폭하기 위한 디지탈 증폭수단 ; 및 상기 증폭된 신호를 입력받아 상기 이산 발진된 디지탈 신호를 출력하는 이산발진수단을 구비한 것을 특징으로 하는 디지탈 위상동기루프.
  2. 제1항에 있어서, 상기 이산발진수단은 상기 증폭된 신호와 자체 발진된 신호(Pnom)를 가산하는 제1가산수단 ; 상기 제1가산수단의 출력과 궤환된 계단파형(Fout)의 신호를 가산하는 제2가산수단 ; 및 상기 제2가산수단의 출력을 입력받아 상기 계단파형(Fout)의 신호를 출력하는 레지스터를 구비한 것을 특징으로 하는 디지탈 위상동기루프.
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