JPH04111533A

JPH04111533A - Ｐｌｌ回路

Info

Publication number: JPH04111533A
Application number: JP2228859A
Authority: JP
Inventors: Koichi Irie; 浩一入江; Hisao Agawa; 阿川　久夫
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1990-08-30
Filing date: 1990-08-30
Publication date: 1992-04-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、ＰＬＬ回路に関し、更に詳しくは周波数ミキ
シング方式のＰＬＬ回路における粗同調回路の改善にす
る。

〈従来の技術〉第５図に周波数ミキシング方式を用いたＰＬＬ回路の基
本的な構成を示す。この方式の場合、位相比較器におい
て、ｆＲ−ｆｖのときに周波数がロックする。

このとき、出力信号の周波数ｆ。ＵＴは、ｆｏｕｔ＝ｆ
ｍ＋ｆＨｆｏｕＴ−ｆｓ　−ｆｌ（の可能性があり、いずれの状態でもｆｖがｆ、に近づく
ため、ＰＬＬがロックする。このため、場合によっては
希望する周波数が確実に得られないことがある。

このような問題を解決するため、第６図に示すように、
粗同調回路６を利用することがある。この場合、粗同調
回路６のＤ／Ａ変換器７により粗同調電圧Ｖ。を発生し
、加算器８で誤差電圧Ｖ０と粗同調電圧ＶＣとを加算し
てＶＣＯ３に制御電圧を与え、ＶＣＯ３の発振周波数を
希望する出力周波数ｆ　ＯＵＴに近づけ、ＰＬＬを行な
う。

〈発明が解決しようとする課題〉以上の粗同調回路を用いたＰＬＬ回路には、以下のよう
な欠点が存在する。

■ＰＬＬ回路の周波数引き込み範囲が狭い場合、粗同調
回路自体に高精密、高安定なものが要求される。または
、周波数を引き込むための別の粗同調回路を更に必要と
する。

■Ｄ／Ａ変換器に複数ビットのデータを与える必要があ
る。

０回路が複雑になり、また、アナログ部を含むために小
型化、ＩＣ化に不利である。

本発明は上記した課題を解決するためになされたもので
あって、その目的は、小型化、ＩＣ化に適し、粗同調の
だめのデータを容易に与えることが可能なＰＬＬ回路を
実現することを目的とする。

〈課題を解決するための手段〉上記した課題を解決する本発明は、出力信号及びミキサ
人力信号を周波数混合したミキサ出力信号と基準信号と
の位相比較により生じた誤差電圧に、粗同調電圧を重畳
して電圧制御発振器に供給するＰＬＬ回路であって、基準信号、出力信号、ミキサ入力信号及びミキサ出力信
号の周波数をカウントするカウント手段と、カウント手段のカウント結果に基づいてこれらの周波数
の大小を比較する比較手段と、出力信号の周波数をミキ
サ人力信号の周波数の上側にするか下側にするかを決定
する１ビットのセレクト信号と比較手段での比較結果と
により粗同調電圧を発生するデコーダ手段とを備えたこ
とを特徴とするものである。

く作用〉本発明のＰＬＬ回路において、基準信号、出力信号、ミ
キサ人力信号及びミキサ出力信号の周波数の大小関係と
、出力信号の周波数をミキサ入力信号の周波数の上側に
するか下側にするかを決定する１ビットのセレクト信号
とにより、粗同調電圧が生成される。この粗同調電圧に
より、ＰＬＬのロックが外れているときに、出力信号の
周波数が瞬時にロック範囲に制御される。この場合のセ
レクト信号は、１ビットであり、ソフトウェアの負担が
少なく、粗同調が高速に行なわれる。

〈実施例〉以下図面を参照して、本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例の概略構成を示す構成図であ
る。

この図において、１１は基準周波数ｆＲとｆｌとを位相
比較する位相比較器、１２は位相比較器１１の位相差出
力を積分するループフィルタ、１３は与えられる電圧Ｖ
Ｑに応じた周波数の信号を出力する電圧制御発信器（以
下ｖＣＯという）、１４はＶＣ０１３の出力と外部より
与えられる周波数ｆ＋ｎの信号との周波数混合を行なう
ミキサ、１５はミキサ１４の混合出力の低域成分子１を
通過させるローパスフィルタ（以下ＬＰＦという）、１
６はループフィルタ１２の出力（誤差電圧■。）と粗同
調回路の出力（粗同調電圧）とを加算する加算器、１７
は本実施例の特徴部分である粗同調回路である。

このように構成した本実施例装置の動作を、第２図に示
す粗同調回路１７の回路図と共に説明する。

ゲート発生部１８は、外部人力された基準クロックを分
周して、各カウンタのゲートを発生する。

各カウンタは入力された周波数を各ゲート毎にカウント
して、このカウント結果をコンパレータ群２０に与える
。コンパレータ２０ａはｆ８とｆｌとを比較し、コンパ
レータ２０ｂはｆ。ＵＴとｆＩＩｌとを比較する。この
比較結果に基づいて、デコーダ回路２１が１ビットのセ
レクト信号を参照して所定の値の電圧＋Ｖ若しくは一■
を出力する。すなわち、第３図及び第４図に示すように
、カウンタ群に入力された周波数の大小関係及びセレク
ト信号との組み合わせにより、ＰＬＬのロックが外れる
周波数帯域で、粗同調電圧（＋Ｖ、　−Ｖ）を発生する
。この粗同調電圧を加算器１３を介して与えられるＶＣ
Ｏ１４は、瞬時に設定されたｆ。。

Ｔにロックする。尚、粗同調信号（＋Ｖ、−Ｖ）か発生
しているときは、ＰＬＬのロックか外れているので位相
比較器１１の出力は直流分ＯＶである。また、ＰＬＬが
ロックすると位相比較器］］の出力に直流分か現われる
が、粗同調信号は出力されなくなり、通常の制御か行な
われる。

また、ＰＬＬロック状態て、セレクト信号を切り替えた
場合も、第３図及び第４図に示すように、粗同調信号が
発生して瞬時に出力周波数ｆ。Ｕ工か変更される。

以上のように、本実施例のＰＬＬ回路ては、粗同調回路
か全てディジタル回路で構成されているため、小型化、
ＩＣ化に適している。また、出力周波数を粗同調させる
ためのデータが１ビットで済むため、ソフトウェアの負
担が軽くなり、粗同調の高速化が可能になる。

〈発明の効果〉以上詳細に説明したように、本発明では、出力信号及び
ミキサ入力信号を周波数混合したミキサ出力信号と基準
信号との位相比較により生した誤差電圧に、粗同調電圧
を重畳して電圧制御発振器に供給するＰＬＬ回路であっ
て、基準信号２出力信号、ミキサ入力信号及びミキサ出力信
号の周波数をカウントするカウント手段と、カウント手段のカウント結果に基づいてこれらの周波数
の大小を比較する比較手段と、出力信号の周波数をミキ
サ入力信号の周波数の上側にするか下側にするかを決定
する１ビットのセレクト信号と比較手段での比較結果と
により粗同調電圧を発生するデコーダ手段とを備えたこ
とを特徴とするようにした。この結果、基準信号。

出力信号、ミキサ入力信号及びミキサ出力信号の周波数
の大小関係と、１ビットのセレクト信号とにより、粗同
調電圧が生成される。この粗同調電圧により、ＰＬＬの
ロックが外れているときに、出力信号の周波数か瞬時に
ロック範囲に制御される。この場合のセレクト信号は、
１ビットであり、ソフトウェアの負担が少なく、粗同調
が高速に行なわれる。

従って、小型化、ＩＣ化に適し、粗同調のためのデータ
を容易に与えることが可能なＰＬＬ回路を実現すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＰＬＬ回路の構成を示す構
成図、第２図は第１図に示した実施例のＰＬＬ回路の主要部の
回路構成を示す回路図、第３図は第１図に示した実施例のＰＬＬ回路の動作を説
明するための説明図、第４図は第１図に示した実施例のＰＬＬ回路の動作を説
明するための説明図、第５図は従来のＰＬＬ回路の構成を示す構成図、第６図
は従来の他のＰＬＬ回路の構成を示す構成図である。１１・・・位相比較器　　　１２・・・ループフィルタ
１３・・・加算器　　　　　１４・・・ＶＣＯ１５・・
・ミキサ　　　　　１６・・・ローパスフィルタ１７・
・粗同調回路第３図（ｆｏｕｒ　＝ｆｍ−ｆＲ）（ｆｏＵＴ＝ｆｍ＋ｆｒ）

Claims

【特許請求の範囲】出力信号及びミキサ入力信号を周波数混合したミキサ出
力信号と基準信号との位相比較により生じた誤差電圧に
、粗同調電圧を重畳して電圧制御発振器に供給するＰＬ
Ｌ回路であって、基準信号、出力信号、ミキサ入力信号及びミキサ出力信
号の周波数をカウントするカウント手段（１９）と、カウント手段（１９）のカウント結果に基づいてこれら
の周波数の大小を比較する比較手段（２０）と、出力信号の周波数をミキサ入力信号の周波数の上側にす
るか下側にするかを決定する１ビットのセレクト信号と
比較手段での比較結果とにより粗同調電圧を発生するデ
コーダ手段（２１）とを備えたことを特徴とするＰＬＬ
回路。