JPH08211968A - 改善されたリセット信号発生方法及びその装置 - Google Patents
改善されたリセット信号発生方法及びその装置Info
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- JPH08211968A JPH08211968A JP7183425A JP18342595A JPH08211968A JP H08211968 A JPH08211968 A JP H08211968A JP 7183425 A JP7183425 A JP 7183425A JP 18342595 A JP18342595 A JP 18342595A JP H08211968 A JPH08211968 A JP H08211968A
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- 230000008569 process Effects 0.000 claims description 10
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- 230000008859 change Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
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Abstract
(57)【要約】
【目的】 本発明は、マイコンに与えられるエラーの
ある入力供給電圧、入力クロック信号を検出してリセッ
ト信号を提供する、リセット信号発生方法及びその装置
を提供する。 【構成】 本発明のリセット信号発生装置は、入力ク
ロック信号とフィードバッククロック信号との間の位相
差を表す位相差信号を位相差電圧に変換し、それに応じ
て基準クロック信号を発生するＰＬＬ回路と、位相差電
圧及び入力供給電圧を２つの閾値と比較し、２つのエラ
ー信号を検出する第１、２比較回路と、それらの信号に
基づきエラー決定信号を発生するエラー決定回路と、エ
ラー決定信号及び前のリセット信号を表すカウント値状
態信号に応じて、ゼロ値及び２つのゼロでないカウント
値を選択的に発生するカウンタ、コントローラ及びメモ
リと、ゼロ値及び２つのカウント値と第３の閾値とを比
較し、リセット信号をマイコンへ提供する一方、カウン
ト値状態信号としてコントローラへ提供する第３比較回
路とを含む。
ある入力供給電圧、入力クロック信号を検出してリセッ
ト信号を提供する、リセット信号発生方法及びその装置
を提供する。 【構成】 本発明のリセット信号発生装置は、入力ク
ロック信号とフィードバッククロック信号との間の位相
差を表す位相差信号を位相差電圧に変換し、それに応じ
て基準クロック信号を発生するＰＬＬ回路と、位相差電
圧及び入力供給電圧を２つの閾値と比較し、２つのエラ
ー信号を検出する第１、２比較回路と、それらの信号に
基づきエラー決定信号を発生するエラー決定回路と、エ
ラー決定信号及び前のリセット信号を表すカウント値状
態信号に応じて、ゼロ値及び２つのゼロでないカウント
値を選択的に発生するカウンタ、コントローラ及びメモ
リと、ゼロ値及び２つのカウント値と第３の閾値とを比
較し、リセット信号をマイコンへ提供する一方、カウン
ト値状態信号としてコントローラへ提供する第３比較回
路とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
ー（マイコン）と共に使用するためのリセット信号発生
方法及び装置に関し、特に、マイコンに入力されるエラ
ーのある入力供給電圧及び／または入力クロック信号を
検出でき、かつ改善されたリセット信号発生技法を用い
て信頼性のあるリセット信号を効果的に提供する方法及
びその装置に関する。
ー（マイコン）と共に使用するためのリセット信号発生
方法及び装置に関し、特に、マイコンに入力されるエラ
ーのある入力供給電圧及び／または入力クロック信号を
検出でき、かつ改善されたリセット信号発生技法を用い
て信頼性のあるリセット信号を効果的に提供する方法及
びその装置に関する。
【０００２】
【従来の技術】周知のように、リセット信号発生デバイ
スは、電子／電気応用分野において幅広く用いられてい
る。通常のリセット信号発生デバイスは例えば、マイコ
ンのような様々な電子装置に備えられて、その装置にお
ける一連のプ処理を効果的に実行する。一般に、このマ
イコンは、エラーの発生または誤動作なしで全ての処理
を実行するために、安定な入力供給電圧及び正確な入力
クロック信号を必要とする。
スは、電子／電気応用分野において幅広く用いられてい
る。通常のリセット信号発生デバイスは例えば、マイコ
ンのような様々な電子装置に備えられて、その装置にお
ける一連のプ処理を効果的に実行する。一般に、このマ
イコンは、エラーの発生または誤動作なしで全ての処理
を実行するために、安定な入力供給電圧及び正確な入力
クロック信号を必要とする。
【０００３】しかしながら、その入力供給電圧及び入力
クロック信号は瞬間的な停電、給電装置における過負荷
及びその他の要因によって、不安定になり、または正常
でない状態となることがあり、マイコンにおいてエラー
または誤動作を引き起こす。結果的に、マイコンに対し
てエラーのある入力供給電圧及び／または入力クロック
信号を検出すると共に、安定なリセット信号を発生する
ために、様々なリセット信号発生デバイスが提案されて
きた。
クロック信号は瞬間的な停電、給電装置における過負荷
及びその他の要因によって、不安定になり、または正常
でない状態となることがあり、マイコンにおいてエラー
または誤動作を引き起こす。結果的に、マイコンに対し
てエラーのある入力供給電圧及び／または入力クロック
信号を検出すると共に、安定なリセット信号を発生する
ために、様々なリセット信号発生デバイスが提案されて
きた。
【０００４】そのようなデバイスのうちの１つが、米国
特許出願番号第４，４３４，４０３号明細書に開示され
ているが、このようなデバイスは１つのエラー検出回路
と１つの遅延回路とからなり、入力供給電圧及び入力ク
ロックパルスをモニターすると共に、低入力供給電圧が
検出されるか、または入力クロックパルス中の何れか１
つがミスなら、安定なリセット信号を発生する。
特許出願番号第４，４３４，４０３号明細書に開示され
ているが、このようなデバイスは１つのエラー検出回路
と１つの遅延回路とからなり、入力供給電圧及び入力ク
ロックパルスをモニターすると共に、低入力供給電圧が
検出されるか、または入力クロックパルス中の何れか１
つがミスなら、安定なリセット信号を発生する。
【０００５】しかしながら、かかるデバイスは、様々な
アナログ回路を使用するため、回路パラメーター等を正
確に調節して、信頼性のあるリセット信号を得るのに困
難を伴う。更に、そのようなデバイスは、安定したリセ
ット信号を提供するために、概ね集積回路（ＩＣ）によ
りセットされた複数のアナログ回路からなっているの
で、リセット信号の発生タイム及び解除タイムの変更、
または更新が難しい。
アナログ回路を使用するため、回路パラメーター等を正
確に調節して、信頼性のあるリセット信号を得るのに困
難を伴う。更に、そのようなデバイスは、安定したリセ
ット信号を提供するために、概ね集積回路（ＩＣ）によ
りセットされた複数のアナログ回路からなっているの
で、リセット信号の発生タイム及び解除タイムの変更、
または更新が難しい。
【０００６】
【発明が解決しようする課題】従って、本発明の目的
は、マイコンと共に使用し、マイコンに入力されるエラ
ーのある入力供給電圧及び／または入力クロック信号を
検出でき、かつ改善されたリセット信号発生技法を用い
て信頼性のあるリセット信号を効果的に提供できる、リ
セット信号発生方法及びその装置を提供することにあ
る。
は、マイコンと共に使用し、マイコンに入力されるエラ
ーのある入力供給電圧及び／または入力クロック信号を
検出でき、かつ改善されたリセット信号発生技法を用い
て信頼性のあるリセット信号を効果的に提供できる、リ
セット信号発生方法及びその装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の１つの実施例によれば、マイクロコンピ
ューター（マイコン）と共に用いられ、マイコンに入力
されるエラーのある入力供給電圧及び／または入力クロ
ック信号を検出し、かつ信頼性のあるリセット信号を前
記マイコンへ提供する改善されたリセット信号発生方法
が、前記入力クロック信号とフィードバッククロック信
号との間の位相差を表す位相差信号を位相差電圧に変換
すると共に、前記変換された位相差電圧に応答して、複
数のハイレベル及びローレベルの状態を有する基準クロ
ック信号を発生する過程であって、該フィードバックク
ロック信号は以前に発生した基準クロック信号を示す、
該過程と、前記位相差電圧及び前記入力供給電圧を、第
１及び第２の予め定められた閾値とそれぞれ比較するこ
とによって、第１及び第２エラー信号を検出すると共
に、前記検出された第１及び第２エラー信号に基づいて
エラー決定信号を発生する過程と、前記エラー決定信
号、及び以前に供給されたリセット信号を表すカウント
値状態信号に応答して、ゼロ値、第１または第２のゼロ
でないカウント値を選択的に発生する過程と、前記ゼロ
値、第１または第２のゼロでないカウント値と第３の予
め定められた閾値とを比較することによって、前記マイ
コンの初期化のために前記信頼性のあるリセット信号を
前記マイコンへ提供すると共に、前記カウント値状態信
号として、前記ゼロ値、第１または第２のゼロでないカ
ウント値を発生する過程へフィードバックする過程とを
含む。
めに、本発明の１つの実施例によれば、マイクロコンピ
ューター（マイコン）と共に用いられ、マイコンに入力
されるエラーのある入力供給電圧及び／または入力クロ
ック信号を検出し、かつ信頼性のあるリセット信号を前
記マイコンへ提供する改善されたリセット信号発生方法
が、前記入力クロック信号とフィードバッククロック信
号との間の位相差を表す位相差信号を位相差電圧に変換
すると共に、前記変換された位相差電圧に応答して、複
数のハイレベル及びローレベルの状態を有する基準クロ
ック信号を発生する過程であって、該フィードバックク
ロック信号は以前に発生した基準クロック信号を示す、
該過程と、前記位相差電圧及び前記入力供給電圧を、第
１及び第２の予め定められた閾値とそれぞれ比較するこ
とによって、第１及び第２エラー信号を検出すると共
に、前記検出された第１及び第２エラー信号に基づいて
エラー決定信号を発生する過程と、前記エラー決定信
号、及び以前に供給されたリセット信号を表すカウント
値状態信号に応答して、ゼロ値、第１または第２のゼロ
でないカウント値を選択的に発生する過程と、前記ゼロ
値、第１または第２のゼロでないカウント値と第３の予
め定められた閾値とを比較することによって、前記マイ
コンの初期化のために前記信頼性のあるリセット信号を
前記マイコンへ提供すると共に、前記カウント値状態信
号として、前記ゼロ値、第１または第２のゼロでないカ
ウント値を発生する過程へフィードバックする過程とを
含む。
【０００８】また、本発明の他の実施例によれば、マイ
クロコンピューター（マイコン）と共に用いられ、マイ
コンに入力されるエラーのある入力供給電圧及び／また
は入力クロック信号を検出し、かつ信頼性のあるリセッ
ト信号を前記マイコンへ提供する改善されたリセット信
号発生装置が、前記入力クロック信号とフィードバック
クロック信号との間の位相差を表す位相差信号を位相差
電圧に変換すると共に、前記変換された位相差電圧に応
答して、複数のハイレベル及びローレベルの状態を有す
る基準クロック信号を発生する手段であって、該フィー
ドバッククロック信号は以前に発生した基準クロック信
号を示す、該手段と、前記位相差電圧及び前記入力供給
電圧を、第１及び第２の予め定められた閾値とそれぞれ
比較することによって、第１及び第２エラー信号を検出
すると共に、前記検出された第１及び第２エラー信号に
基づいてエラー決定信号を発生する手段と、前記エラー
決定信号、及び以前に供給されたリセット信号を表すカ
ウント値状態信号に応答して、ゼロ値、第１または第２
のゼロでないカウント値を選択的に発生する手段と、前
記ゼロ値、第１または第２のゼロでないカウント値と第
３の予め定められた閾値とを比較することによって、前
記マイコンの初期化のために前記信頼性のあるリセット
信号を前記マイコンへ提供すると共に、前記カウント値
状態信号として、前記ゼロ値、第１または第２のゼロで
ないカウント値を発生する手段へフィードバックする手
段とを含む。
クロコンピューター（マイコン）と共に用いられ、マイ
コンに入力されるエラーのある入力供給電圧及び／また
は入力クロック信号を検出し、かつ信頼性のあるリセッ
ト信号を前記マイコンへ提供する改善されたリセット信
号発生装置が、前記入力クロック信号とフィードバック
クロック信号との間の位相差を表す位相差信号を位相差
電圧に変換すると共に、前記変換された位相差電圧に応
答して、複数のハイレベル及びローレベルの状態を有す
る基準クロック信号を発生する手段であって、該フィー
ドバッククロック信号は以前に発生した基準クロック信
号を示す、該手段と、前記位相差電圧及び前記入力供給
電圧を、第１及び第２の予め定められた閾値とそれぞれ
比較することによって、第１及び第２エラー信号を検出
すると共に、前記検出された第１及び第２エラー信号に
基づいてエラー決定信号を発生する手段と、前記エラー
決定信号、及び以前に供給されたリセット信号を表すカ
ウント値状態信号に応答して、ゼロ値、第１または第２
のゼロでないカウント値を選択的に発生する手段と、前
記ゼロ値、第１または第２のゼロでないカウント値と第
３の予め定められた閾値とを比較することによって、前
記マイコンの初期化のために前記信頼性のあるリセット
信号を前記マイコンへ提供すると共に、前記カウント値
状態信号として、前記ゼロ値、第１または第２のゼロで
ないカウント値を発生する手段へフィードバックする手
段とを含む。
【０００９】
【実施例】以下、本発明の好適な実施例ついて添付の図
面を参照しながらより詳細に説明する。図１を参照する
と、マイクロコンピューター（マイコン）２００と共に
使用するための、本発明の新規なリセット信号発生装置
１００のブロック図が示されている。このリセット信号
発生装置１００は、ＰＬＬ（フェイズロックループ）回
路１０と、エラー信号検知器２０と、リセット信号発生
器３０とからなり、ここで、ＰＬＬ回路１０は位相差電
圧発生器１２、フィルター１４及び電圧制御発振器（Ｖ
ＣＯ）１６を含む。
面を参照しながらより詳細に説明する。図１を参照する
と、マイクロコンピューター（マイコン）２００と共に
使用するための、本発明の新規なリセット信号発生装置
１００のブロック図が示されている。このリセット信号
発生装置１００は、ＰＬＬ（フェイズロックループ）回
路１０と、エラー信号検知器２０と、リセット信号発生
器３０とからなり、ここで、ＰＬＬ回路１０は位相差電
圧発生器１２、フィルター１４及び電圧制御発振器（Ｖ
ＣＯ）１６を含む。
【００１０】所定のパルス幅を有する入力クロック信号
は、位相差電圧発生器１２及びマイコン２００へ加えら
れる。この位相差電圧発生器１２は、入力クロック信号
とＶＣＯ１６からのフィードバッククロック信号との間
の位相差を表す位相差信号を発生し、その位相差信号を
その対応する位相差電圧に変換する。これらの位相差信
号及び位相差電圧は、例えば、本技術分野において公知
のＥＸ−ＯＲゲートと位相−電圧（phase to voltage）
変換器をそれぞれ用いることによって得られる。
は、位相差電圧発生器１２及びマイコン２００へ加えら
れる。この位相差電圧発生器１２は、入力クロック信号
とＶＣＯ１６からのフィードバッククロック信号との間
の位相差を表す位相差信号を発生し、その位相差信号を
その対応する位相差電圧に変換する。これらの位相差信
号及び位相差電圧は、例えば、本技術分野において公知
のＥＸ−ＯＲゲートと位相−電圧（phase to voltage）
変換器をそれぞれ用いることによって得られる。
【００１１】その後、位相差電圧は、フィルター１４
（例えば、ローパスフィルター）へ提供され、該電圧の
フィルタリングを行ってその位相差電圧に含まれたスプ
リアス高周波成分のようなノイズを除くことによって、
フィルタリングされた位相差電圧が求められる。このフ
ィルタリングされた位相差電圧は、フィルター１４から
ＶＣ０１６及びエラー信号検出器２０へ提供される。
（例えば、ローパスフィルター）へ提供され、該電圧の
フィルタリングを行ってその位相差電圧に含まれたスプ
リアス高周波成分のようなノイズを除くことによって、
フィルタリングされた位相差電圧が求められる。このフ
ィルタリングされた位相差電圧は、フィルター１４から
ＶＣ０１６及びエラー信号検出器２０へ提供される。
【００１２】本技術分野においてよく知られているよう
に、ＶＣ０１６は、フィルター１４からのフィルタリン
グされた位相差電圧に応答して、内部の発振器（図示せ
ず）から基準クロック信号を発生する。この基準クロッ
ク信号はリセット信号発生器３０へ送られると共に、位
相差電圧発生器１２へ入力クロック信号とこのフィード
バッククロック信号との間に存在する次位相差信号を引
き出すに用いられるように、フィードバッククロック信
号として送られる。
に、ＶＣ０１６は、フィルター１４からのフィルタリン
グされた位相差電圧に応答して、内部の発振器（図示せ
ず）から基準クロック信号を発生する。この基準クロッ
ク信号はリセット信号発生器３０へ送られると共に、位
相差電圧発生器１２へ入力クロック信号とこのフィード
バッククロック信号との間に存在する次位相差信号を引
き出すに用いられるように、フィードバッククロック信
号として送られる。
【００１３】図に示したように、本発明のエラー信号検
出器２０は、第１比較回路（comparison circuit）２２
及び第２比較回路２４と、エラー決定回路２６とからな
る。第１比較回路２２は、フィルター１４からのフィル
タリングされた位相差電圧と、その内部のメモリ（図示
せず）に格納された第１の予め定められた閾値ＴＨ１
（ここで、第１の閾値ＴＨ１は正の整数である。）とを
比較することによって、第１エラー信号をエラー決定回
路２６へ提供する。即ち、フィルタリングされた位相差
電圧が、第１の閾値ＴＨ１より小さいと（即ち、該入力
クロック信号が正常的な信号である場合）、第１比較回
路２２からの出力は第１のハイレベルエラー信号であ
り、また、該フィルタリングされた位相差電圧が、第１
の閾値ＴＨ１以上なら（即ち、該入力クロック信号にエ
ラーが発生した場合）、その出力は第１のローレベルエ
ラー信号（logic low error signal）である。
出器２０は、第１比較回路（comparison circuit）２２
及び第２比較回路２４と、エラー決定回路２６とからな
る。第１比較回路２２は、フィルター１４からのフィル
タリングされた位相差電圧と、その内部のメモリ（図示
せず）に格納された第１の予め定められた閾値ＴＨ１
（ここで、第１の閾値ＴＨ１は正の整数である。）とを
比較することによって、第１エラー信号をエラー決定回
路２６へ提供する。即ち、フィルタリングされた位相差
電圧が、第１の閾値ＴＨ１より小さいと（即ち、該入力
クロック信号が正常的な信号である場合）、第１比較回
路２２からの出力は第１のハイレベルエラー信号であ
り、また、該フィルタリングされた位相差電圧が、第１
の閾値ＴＨ１以上なら（即ち、該入力クロック信号にエ
ラーが発生した場合）、その出力は第１のローレベルエ
ラー信号（logic low error signal）である。
【００１４】一方、入力供給電圧（例えば、ＤＣ電圧）
は第２比較回路２４及びマイコン２００へ加えられる。
この第２比較回路２４は、第１比較回路２２のように入
力供給電圧に対する第２エラー信号を取り出す。言い換
えれば、第２比較回路２４は入力電圧と第２の予め定め
られた閾値ＴＨ２とを比較することによって、第２エラ
ー信号をエラー決定回路２６へ提供する。ここで、ＴＨ
２は回路２４内のメモリ（図示せず）に予め格納された
正の整数である。より詳細に説明すると、入力供給電圧
が第２の閾値ＴＨ２以上なら（即ち、該入力供給電圧が
正常的な電圧である場合）、第２比較回路２４からの出
力は第２のハイレベルエラー信号であり、また入力供給
電圧が第２の閾値ＴＨ２より小さければ（即ち、該入力
供給電圧にエラーが発生した場合）、第２比較回路２４
からの出力は第２のローレベルエラー信号である。これ
らの第１及び第２の予め定められた閾値ＴＨ１及びＴＨ
２が、リセット信号発生装置の必要機能に基づいて特定
されることに注目すべきである。次に、第１比較回路２
２からの第１エラー信号と第２比較回路２４からの第２
エラー信号とは、エラー決定回路２６へ供給される。エ
ラー決定回路２６は、第１及び第２エラー信号を受け取
って、これらのエラー信号を適切に組合わせると共に、
入力クロック信号のパルス状態と、入力供給電圧の電圧
レベルとが共に正常であるか否かを示すエラー決定信号
を発生する。
は第２比較回路２４及びマイコン２００へ加えられる。
この第２比較回路２４は、第１比較回路２２のように入
力供給電圧に対する第２エラー信号を取り出す。言い換
えれば、第２比較回路２４は入力電圧と第２の予め定め
られた閾値ＴＨ２とを比較することによって、第２エラ
ー信号をエラー決定回路２６へ提供する。ここで、ＴＨ
２は回路２４内のメモリ（図示せず）に予め格納された
正の整数である。より詳細に説明すると、入力供給電圧
が第２の閾値ＴＨ２以上なら（即ち、該入力供給電圧が
正常的な電圧である場合）、第２比較回路２４からの出
力は第２のハイレベルエラー信号であり、また入力供給
電圧が第２の閾値ＴＨ２より小さければ（即ち、該入力
供給電圧にエラーが発生した場合）、第２比較回路２４
からの出力は第２のローレベルエラー信号である。これ
らの第１及び第２の予め定められた閾値ＴＨ１及びＴＨ
２が、リセット信号発生装置の必要機能に基づいて特定
されることに注目すべきである。次に、第１比較回路２
２からの第１エラー信号と第２比較回路２４からの第２
エラー信号とは、エラー決定回路２６へ供給される。エ
ラー決定回路２６は、第１及び第２エラー信号を受け取
って、これらのエラー信号を適切に組合わせると共に、
入力クロック信号のパルス状態と、入力供給電圧の電圧
レベルとが共に正常であるか否かを示すエラー決定信号
を発生する。
【００１５】本発明の好適な実施例において、これらの
第１及び第２エラー信号が共にハイレベルである場合、
エラー決定回路２６はハイレベルエラー決定信号を発生
し、そして第１及び第２エラー信号が共にハイレベルで
なければ、決定回路２６はローレベルエラー信号を発生
する。前述した説明から分かるように、決定回路２６
は、例えば公知のＡＮＤゲートを用いることによって容
易に実現し得る。しかる後、ＶＣＯ１６からの基準クロ
ック信号及びエラー決定回路２６からのエラー決定信号
は、本発明のリセット信号発生器３０へ同時に提供され
る。
第１及び第２エラー信号が共にハイレベルである場合、
エラー決定回路２６はハイレベルエラー決定信号を発生
し、そして第１及び第２エラー信号が共にハイレベルで
なければ、決定回路２６はローレベルエラー信号を発生
する。前述した説明から分かるように、決定回路２６
は、例えば公知のＡＮＤゲートを用いることによって容
易に実現し得る。しかる後、ＶＣＯ１６からの基準クロ
ック信号及びエラー決定回路２６からのエラー決定信号
は、本発明のリセット信号発生器３０へ同時に提供され
る。
【００１６】リセット信号発生器３０は３２、コントロ
ーラ３４、メモリ３６及び第３比較回路３８からなり、
本発明の新規なリセット信号発生法を用いることによっ
て、信頼性のあるリセット信号を効果的に発生する働き
する。
ーラ３４、メモリ３６及び第３比較回路３８からなり、
本発明の新規なリセット信号発生法を用いることによっ
て、信頼性のあるリセット信号を効果的に発生する働き
する。
【００１７】本発明のリセット信号発生法においては、
コントローラ３４は、エラー決定回路２６からのエラー
決定信号と、第３比較回路３８からのカウント値状態信
号とに応答し、カウンタ３４及びメモリ３６の動作を制
御する。ここで、カウント値状態信号は、第３比較回路
３８からの以前に発生したリセット信号を示す。
コントローラ３４は、エラー決定回路２６からのエラー
決定信号と、第３比較回路３８からのカウント値状態信
号とに応答し、カウンタ３４及びメモリ３６の動作を制
御する。ここで、カウント値状態信号は、第３比較回路
３８からの以前に発生したリセット信号を示す。
【００１８】換言すれば、第３比較回路３８からのカウ
ント値状態信号に拘らず、エラー決定回路２６からコン
トローラ３４の入力がローレベルエラー決定信号の場合
において、コントローラ３４は第１制御信号ＣＳ１及び
第２制御信号ＣＳ２を、カウンタ３２及びメモリ３６へ
それぞれ提供する。第１制御信号ＣＳ１に応答して、カ
ウンタ３２は以前にカウントされたゼロでない値をリセ
ットすると共に、ゼロ値をメモリ３６へ提供して格納
し、そしてメモリ３６は、第２制御信号ＣＳ２に応答し
て、格納されたゼロ値を取り出して第３比較回路３８へ
供給する。
ント値状態信号に拘らず、エラー決定回路２６からコン
トローラ３４の入力がローレベルエラー決定信号の場合
において、コントローラ３４は第１制御信号ＣＳ１及び
第２制御信号ＣＳ２を、カウンタ３２及びメモリ３６へ
それぞれ提供する。第１制御信号ＣＳ１に応答して、カ
ウンタ３２は以前にカウントされたゼロでない値をリセ
ットすると共に、ゼロ値をメモリ３６へ提供して格納
し、そしてメモリ３６は、第２制御信号ＣＳ２に応答し
て、格納されたゼロ値を取り出して第３比較回路３８へ
供給する。
【００１９】次に、第３比較回路３８は、メモリ３６か
らのゼロ値と、その内部のメモリ（図示せず）に予め格
納された、第３の予め定められた閾値ＴＨ３とを比較す
ることによって、ハイレベルのリセット信号を発生す
る。ここで、第３の閾値ＴＨ３は正の整数である。その
後、マイコン２００内における全ての処理を持続させる
ために、発生したハイレベルのリセット信号は、第３比
較回路３８からマイコン２００へ提供される。そして、
このハイレベルのリセット信号は次の処理を制御するの
に用いるために、ハイレベルのカウント値状態信号とし
てコントローラ３４へ供給される。
らのゼロ値と、その内部のメモリ（図示せず）に予め格
納された、第３の予め定められた閾値ＴＨ３とを比較す
ることによって、ハイレベルのリセット信号を発生す
る。ここで、第３の閾値ＴＨ３は正の整数である。その
後、マイコン２００内における全ての処理を持続させる
ために、発生したハイレベルのリセット信号は、第３比
較回路３８からマイコン２００へ提供される。そして、
このハイレベルのリセット信号は次の処理を制御するの
に用いるために、ハイレベルのカウント値状態信号とし
てコントローラ３４へ供給される。
【００２０】次に、エラー決定回路２６及び第３比較回
路３８からコントローラ３４への入力が、それぞれハイ
レベルのエラー決定信号及びハイレベルのカウント値状
態信号である場合、即ち、入力クロック信号及び入力供
給電圧が共に正常状態に戻されると、コントローラ３４
は第３制御信号ＣＳ３及び第２制御信号ＣＳ２を発生
し、カウンタ３２及びメモリ３６へそれぞれ与える。そ
のような場合、第３制御信号ＣＳ３に応答して、カウン
タ３２はＶＣＯ１６からの基準クロック信号のハイレベ
ル状態に対するカウント処理を行うことによって、ゼロ
でないカウント値をメモリ３６へ提供して格納する。そ
して、第２制御信号ＣＳ２に応答して、メモリ３６に格
納されたゼロでないカウント値が取り出されて第３比較
回路３８に提供される。
路３８からコントローラ３４への入力が、それぞれハイ
レベルのエラー決定信号及びハイレベルのカウント値状
態信号である場合、即ち、入力クロック信号及び入力供
給電圧が共に正常状態に戻されると、コントローラ３４
は第３制御信号ＣＳ３及び第２制御信号ＣＳ２を発生
し、カウンタ３２及びメモリ３６へそれぞれ与える。そ
のような場合、第３制御信号ＣＳ３に応答して、カウン
タ３２はＶＣＯ１６からの基準クロック信号のハイレベ
ル状態に対するカウント処理を行うことによって、ゼロ
でないカウント値をメモリ３６へ提供して格納する。そ
して、第２制御信号ＣＳ２に応答して、メモリ３６に格
納されたゼロでないカウント値が取り出されて第３比較
回路３８に提供される。
【００２１】次に、第３比較回路３８はゼロでないカウ
ント値と第３の閾値ＴＨ３とを比較して、信頼性のある
リセット信号を発生する。本発明の望ましい実施例にお
いて、もしゼロでないカウント値が第３の閾値ＴＨ３よ
り小さければ、第３比較回路３８はハイレベルのリセッ
ト信号をマイコン２００へ提供することによって、全て
の処理を継続して保持させると共に、そのハイレベルの
リセット信号をハイレベルのカウント値状態信号として
コントローラ３４へ提供する。これらのカウント処理及
び比較処理は、ゼロでないカウント値が第３の閾値ＴＨ
３と等しくなるまで続けて行われる。より詳しく述べる
と、第３制御信号ＣＳ３に応答して、新たにカウントさ
れたゼロでない値をカウンタ３２からメモリ３６へ提供
することによって、メモリ３６に格納された以前にカウ
ントされたゼロでない値は、新たにカウントされたゼロ
でない値に更新される。そして、第２制御信号ＣＳ２に
応答して、更新されたゼロでないカウント値が読み取ら
れる。そして、読み取られたゼロでないカウント値は、
第３比較回路３８において第３の閾値ＴＨ３と比較され
るのである。
ント値と第３の閾値ＴＨ３とを比較して、信頼性のある
リセット信号を発生する。本発明の望ましい実施例にお
いて、もしゼロでないカウント値が第３の閾値ＴＨ３よ
り小さければ、第３比較回路３８はハイレベルのリセッ
ト信号をマイコン２００へ提供することによって、全て
の処理を継続して保持させると共に、そのハイレベルの
リセット信号をハイレベルのカウント値状態信号として
コントローラ３４へ提供する。これらのカウント処理及
び比較処理は、ゼロでないカウント値が第３の閾値ＴＨ
３と等しくなるまで続けて行われる。より詳しく述べる
と、第３制御信号ＣＳ３に応答して、新たにカウントさ
れたゼロでない値をカウンタ３２からメモリ３６へ提供
することによって、メモリ３６に格納された以前にカウ
ントされたゼロでない値は、新たにカウントされたゼロ
でない値に更新される。そして、第２制御信号ＣＳ２に
応答して、更新されたゼロでないカウント値が読み取ら
れる。そして、読み取られたゼロでないカウント値は、
第３比較回路３８において第３の閾値ＴＨ３と比較され
るのである。
【００２２】ゼロでないカウント値が第３の閾値ＴＨ３
と等しくなるまで、所定時間の周期の間、カウント動作
及び比較動作を行った後、第３比較回路３８は、ローレ
ベルのリセット信号をマイコン２００へ提供して、全て
のプロセスを初期化し、かつ、ローレベルのリセット信
号をローレベルのカウント値状態信号としてコントロー
ラ３４へ提供する。
と等しくなるまで、所定時間の周期の間、カウント動作
及び比較動作を行った後、第３比較回路３８は、ローレ
ベルのリセット信号をマイコン２００へ提供して、全て
のプロセスを初期化し、かつ、ローレベルのリセット信
号をローレベルのカウント値状態信号としてコントロー
ラ３４へ提供する。
【００２３】エラー決定回路２６からのハイレベルのエ
ラー決定信号と第３比較回路３８からのローレベルのカ
ウント値状態信号とに基づいて、コントローラ３４は第
４制御信号ＣＳ４及び第２制御信号ＣＳ２をカウンタ３
２及びメモリ３６へそれぞれ提供する。第４制御信号Ｃ
Ｓ４に応答して、カウンタ３２はカウント処理を停止
し、そして、第２制御信号ＣＳ２に応答して、メモリ３
６に格納された新たに更新されたゼロでないカウント値
は第３比較回路３８へ提供される。その次に、エラー決
定回路２６からコントローラ３４へのエラー決定信号が
ローレベルになるまで、第３比較回路３８はローレベル
のリセット信号を続いて発生する。上述したことから分
かるように、マイコン２００の動作が続く限り、ハイレ
ベルのリセット信号またはローレベルのリセット信号
は、マイコン２００に連続的に提供される。
ラー決定信号と第３比較回路３８からのローレベルのカ
ウント値状態信号とに基づいて、コントローラ３４は第
４制御信号ＣＳ４及び第２制御信号ＣＳ２をカウンタ３
２及びメモリ３６へそれぞれ提供する。第４制御信号Ｃ
Ｓ４に応答して、カウンタ３２はカウント処理を停止
し、そして、第２制御信号ＣＳ２に応答して、メモリ３
６に格納された新たに更新されたゼロでないカウント値
は第３比較回路３８へ提供される。その次に、エラー決
定回路２６からコントローラ３４へのエラー決定信号が
ローレベルになるまで、第３比較回路３８はローレベル
のリセット信号を続いて発生する。上述したことから分
かるように、マイコン２００の動作が続く限り、ハイレ
ベルのリセット信号またはローレベルのリセット信号
は、マイコン２００に連続的に提供される。
【００２４】第３の予め定められた閾値ＴＨ３は必要な
リセット信号発生装置の性能に基づいて、望ましい値に
特定し得ることに注目すべきである。
リセット信号発生装置の性能に基づいて、望ましい値に
特定し得ることに注目すべきである。
【００２５】上記において、本発明の特定な実施例につ
いて説明したが、請求項に記載の本発明の範囲を逸脱す
ることなく当業者は種々の改変をなし得るであろう。
いて説明したが、請求項に記載の本発明の範囲を逸脱す
ることなく当業者は種々の改変をなし得るであろう。
【００２６】
【発明の効果】従って、本発明によれば、ディジタル回
路のみからなる本発明のリセット信号発生回路を用いる
ことによって、信頼性のあるリセット信号を提供でき、
また、それらのパラメータ値に有用な変更または更新を
なすことによって、マイクロコンピューターの性能を向
上させることができる。
路のみからなる本発明のリセット信号発生回路を用いる
ことによって、信頼性のあるリセット信号を提供でき、
また、それらのパラメータ値に有用な変更または更新を
なすことによって、マイクロコンピューターの性能を向
上させることができる。
【図１】マイクロコンピューターと共に使用するため
の、改善されたリセット信号発生装置を例示するブロッ
ク図である。
の、改善されたリセット信号発生装置を例示するブロッ
ク図である。
１０ フェイズロックループ（ＰＬＬ）回路 １２ 位相差電圧発生器 １４ フィルター（ローパスフィルター） １６ 電圧制御発振器 ２０ エラー信号発生器 ２２ 第１比較回路 ２４ 第２比較回路 ２６ エラー決定回路 ３０ リセット信号発生器 ３２ カウンタ ３４ コントローラ ３６ メモリ ３８ 第３比較回路 １００ リセット信号発生装置 ２００ マイクロコンピュータ
Claims (4)
- 【請求項１】 マイクロコンピューター（マイコン）
と共に用いられ、マイコンに入力されるエラーのある入
力供給電圧及び／または入力クロック信号を検出し、か
つ信頼性のあるリセット信号を前記マイコンへ提供する
改善されたリセット信号発生方法であって、 前記入力クロック信号とフィードバッククロック信号と
の間の位相差を表す位相差信号を位相差電圧に変換する
と共に、前記変換された位相差電圧に応答して、複数の
ハイレベル及びローレベルの状態を有する基準クロック
信号を発生する過程であって、該フィードバッククロッ
ク信号は以前に発生した基準クロック信号を示す、該過
程と、 前記位相差電圧及び前記入力供給電圧を、第１及び第２
の予め定められた閾値とそれぞれ比較することによっ
て、第１及び第２エラー信号を検出すると共に、前記検
出された第１及び第２エラー信号に基づいてエラー決定
信号を発生する過程と、 前記エラー決定信号、及び以前に供給されたリセット信
号を表すカウント値状態信号に応答して、ゼロ値、第１
または第２のゼロでないカウント値を選択的に発生する
過程と、 前記ゼロ値、第１または第２のゼロでないカウント値と
第３の予め定められた閾値とを比較することによって、
前記マイコンの初期化のために前記信頼性のあるリセッ
ト信号を前記マイコンへ提供すると共に、前記カウント
値状態信号として、前記ゼロ値、第１または第２のゼロ
でないカウント値を発生する過程へフィードバックする
過程とを含むことを特徴とする改善されたリセット信号
発生方法。 - 【請求項２】 前記ゼロ値、第１または第２のゼロ
でないカウント値を発生する過程が、 前記カウント値状態信号に拘らず、前記エラー決定信号
がローレベルの信号の場合、以前に更新されたゼロでな
いカウント値をリセットすることによって、ゼロ値を発
生する過程と、 更新されるべき前記ゼロ値を格納する過程と、 前記エラー決定信号及び前記カウント値状態信号が共に
ハイレベルの信号の場合、前記基準クロック信号のハイ
レベル状態の個数をカウントし、ゼロでないカウント値
を発生すると共に、既に格納された値を前記ゼロでない
カウント値にて更新し、これによって、更新されたゼロ
でないカウント値を前記第１のゼロでないカウント値と
して発生する過程と、 前記エラー決定信号がハイレベルの信号であり、カウン
ト値状態信号がローレベルの信号になった場合、新たに
更新されたゼロでないカウント値を第２のゼロでないカ
ウント値として発生する過程とを含むことを特徴とする
請求項１に記載の改善されたリセット信号発生方法。 - 【請求項３】 マイクロコンピューター（マイコン）
と共に用いられ、マイコンに入力されるエラーのある入
力供給電圧及び／または入力クロック信号を検出し、か
つ信頼性のあるリセット信号を前記マイコンへ提供する
改善されたリセット信号発生装置であって、 前記入力クロック信号とフィードバッククロック信号と
の間の位相差を表す位相差信号を位相差電圧に変換する
と共に、前記変換された位相差電圧に応答して、複数の
ハイレベル及びローレベルの状態を有する基準クロック
信号を発生する手段であって、該フィードバッククロッ
ク信号は以前に発生した基準クロック信号を示す、該手
段と、 前記位相差電圧及び前記入力供給電圧を、第１及び第２
の予め定められた閾値とそれぞれ比較することによっ
て、第１及び第２エラー信号を検出すると共に、前記検
出された第１及び第２エラー信号に基づいてエラー決定
信号を発生する手段と、 前記エラー決定信号、及び以前に供給されたリセット信
号を表すカウント値状態信号に応答して、ゼロ値、第１
または第２のゼロでないカウント値を選択的に発生する
手段と、 前記ゼロ値、第１または第２のゼロでないカウント値と
第３の予め定められた閾値とを比較することによって、
前記マイコンの初期化のために前記信頼性のあるリセッ
ト信号を前記マイコンへ提供すると共に、前記カウント
値状態信号として、前記ゼロ値、第１または第２のゼロ
でないカウント値を発生する手段へフィードバックする
手段とを含むことを特徴とする改善されたリセット信号
発生装置。 - 【請求項４】 前記ゼロ値、第１または第２のゼロで
ないカウント値を発生する前記手段が、 前記カウント値状態信号に拘らず、前記エラー決定信号
がローレベルの信号の場合、以前に更新されたゼロでな
いカウント値をリセットすることによって、ゼロ値を発
生する手段と、 更新されるべき前記ゼロ値を格納する手段と、 前記エラー決定信号及び前記カウント値状態信号が共に
ハイレベルの信号の場合、前記基準クロック信号のハイ
レベル状態の個数をカウントし、ゼロでないカウント値
を発生すると共に、前記格納手段ヘ提供することによっ
て、既に格納された値を前記ゼロでないカウント値にて
更新し、これによって、更新されたゼロでないカウント
値を前記第１のゼロでないカウント値として発生する手
段と、 前記エラー決定信号がハイレベルの信号であり、カウン
ト値状態信号がローレベルの信号になった場合、新たに
更新されたゼロでないカウント値を第２のゼロでないカ
ウント値として発生する手段とを含むことを特徴とする
請求項３に記載の改善されたリセット信号発生装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940020841A KR960014146B1 (ko) | 1994-08-24 | 1994-08-24 | 마이크로컴퓨터의 리셋장치 |
| KR1994-20841 | 1998-08-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08211968A true JPH08211968A (ja) | 1996-08-20 |
Family
ID=19390972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7183425A Pending JPH08211968A (ja) | 1994-08-24 | 1995-06-27 | 改善されたリセット信号発生方法及びその装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5610541A (ja) |
| JP (1) | JPH08211968A (ja) |
| KR (1) | KR960014146B1 (ja) |
| CN (1) | CN1090351C (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5832003A (en) * | 1996-04-25 | 1998-11-03 | Tektronix, Inc. | Video error/distortion checker |
| KR100472179B1 (ko) * | 1997-08-11 | 2005-07-07 | 삼성전자주식회사 | 시스템구성데이터를안전하게저장하는컴퓨터및방법 |
| US6892274B2 (en) * | 2002-09-05 | 2005-05-10 | Intel Corporation | Method and apparatus for handling data transfers |
| KR100434513B1 (ko) * | 2002-09-11 | 2004-06-05 | 삼성전자주식회사 | 클럭 인에이블 신호를 이용한 데이터 경로의 리셋 회로,리셋 방법 및 이를 구비하는 반도체 메모리 장치 |
| JP5374295B2 (ja) * | 2009-09-18 | 2013-12-25 | 株式会社ケーヒン | 車両用電子制御装置 |
| CN114301437B (zh) * | 2021-12-31 | 2022-10-28 | 深圳市赛元微电子股份有限公司 | 微控制器复位方法以及系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428765A (en) * | 1993-08-12 | 1995-06-27 | Databook Incorporated | Method and apparatus for disabling and restarting clocks |
-
1994
- 1994-08-24 KR KR1019940020841A patent/KR960014146B1/ko not_active IP Right Cessation
-
1995
- 1995-06-27 JP JP7183425A patent/JPH08211968A/ja active Pending
- 1995-06-28 CN CN95107708A patent/CN1090351C/zh not_active Expired - Fee Related
- 1995-07-06 US US08/499,439 patent/US5610541A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960008476A (ko) | 1996-03-22 |
| CN1090351C (zh) | 2002-09-04 |
| US5610541A (en) | 1997-03-11 |
| CN1118900A (zh) | 1996-03-20 |
| KR960014146B1 (ko) | 1996-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050506 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050530 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050603 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060117 |