KR100256829B1 - 자동위상 오프셋 교정기능을 갖는 위상동기루프 - Google Patents

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KR100256829B1 KR1019930004009A KR930004009A KR100256829B1 KR 100256829 B1 KR100256829 B1 KR 100256829B1 KR 1019930004009 A KR1019930004009 A KR 1019930004009A KR 930004009 A KR930004009 A KR 930004009A KR 100256829 B1 KR100256829 B1 KR 100256829B1
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Abstract

자동 내부 위상 오프셋 교정기능을 갖는 위상 동기 루프는 오차 신호에 응답하여 회복 데이타 신호를 발생시키는 전압 제어 발진기 회로를 포함한다. 위상 검출기는 상기 회복 데이타 신호 및 기준 데이타 신호사이의 위상차를 결정한다. 상기 위상 동기 루프는 상기 위상 검출기에 연결되어 있어서 검출된 위상차에 응답하여 오차 신호를 발생시키는 전하 펌프 회로를 부가적으로 포함한다. 상기 전하 펌프 회로는 제1 및 제2 세트의 펌프 신호를 각각 제공하는 제1 및 제2펌프 발생기를 포함하며, 상기 오차 신호의 발생을 용이하게 하도록 상호 접속되어 있다. 상기 위상 동기 루프는 위상 보정 및 위상 교정 싸이클의 동작사이로 교번하도록 설계되어 있다. 각각의 위상 보정 싸이클에서, 오차 신호는 가장 최근의 위상 비교를 기초로하여 상기에 기술한 바와 같이 합성된다. 각각의 중간 삽입 위상 교정 싸이클동안, 교정 회로망은 제2 전하 펌프 발생기를 조정하여 상기 기준 데이타 신호 및 회복 데이타 신호가 미리 결정된 위상 관계를 갖는 경우 제1 및 제2 세트의 펌프 신호가 정밀하게 평형되도록 동작한다. 바람직한 실시예에서, 미리 결정된 위상 관계는 동상으로 정합되는 기준 데이타 신호 및 회복 데이타 신호의 위상 관계에 해당한다. 이러한 방식으로, 펌프 발생기의 동작 특성에 있어서의 불일치는 상기 기준 파형 및 회복 파형사이의 정상 상태 위상 정렬 오차를 발생시키므로 방지된다.

Description

자동 위상 오프셋 교정 기능을 갖는 위상 동기 루프
제1도는 선행 기술의 디지탈 위상 동기 루프에 대한 블록 다이어그램.
제2도는 자동 내부 위상 오프셋 교정 기능을 갖는 본 발명의 위상 동기 루프의 바람직한 실시예에 대한 블록 다이어그램.
제3도는 본 발명의 위상 동기 루프내에 포함된 전하 펌프(charge pump) 회로내에서 사용하기에 적합한 조절가능한 펌프 다운(pump down)전류 발생기를 도시한 도면.
제4도는 본 발명의 위상 동기 루프에 대한 위상 보정 및 위상 교정 동작모드로 도시된 타이밍 다이어그램.
[발명의 분야]
본 발명은 일반적으로는 위상 동기 루프에 관한 것이며, 구체적으로는 내부 위상 정렬 오차를 감소시키는 방법 및 시스템에 관한 것이다.
[발명의 배경]
제1도를 참조하면, 디지탈 방식의 위상 동기 루프(PLL)는 주파수상에서 입력 기준 신호와 관련된 회복 데이타 또는 클록 신호를 발생시킨다. 디지탈 위상 비교기는 일반적으로 전하 펌프 회로와 관련하여 사용되어 상기 기준 신호와 회복 신호사이의 위상차를 나타내는 펄스 오차 신호를 제공한다. 상기 오차 신호에 의해 공급된 전하는 루프 필터내에 포함된 캐패시터 양단에 걸리는 제어 전압을 전개시킨다. 전압 제어 발진기(VCO)는 상기 제어 전압에 따라 상기 회복된 신호의 주파수를 변화시키도록 동작한다.
상기 제어 전압이 VCO 동작시 증가되고 감소될 필요가 있기때문에, 전하 펌프 회로는 양(+) 및 음(-)의 전류 펄스 각각을 루프 필터 캐패시터에 공급하는 펌프업 (pump up) 및 펌프 다운(pump down) 전류 발생기를 포함하는 것이 전형적이다. 양(+) 전류 펄스는 펌프 다운 발생기가 동작되는 것보다 긴 간격동안 펌프 업 발생기를 여자(勵磁)시킴으로써 합성되며, 음(-) 펄스는 정반대의 방식으로 형성된다. 그러므로, 상기 펌프 업 및 펌프 다운 발생기가 동일한 크기 및 상승 시간을 갖는 경우, 영(0)의 정미(正味) 전류는, 상기 펌프 발생기가 동일한 시간 간격동안 동시에 활성화되는 경우 전하 펌프에 의해 루프 필터에 공급된다.
불행하게도, 전하 펌프 회로에 사용되는 펌프 업 및 펌프 다운 전류 발생기는 종종 서로다른 상승 시간 및/또는 전류 크기를 갖는다. 부가하여 예를 들면, 온칩(on-chip) 처리 변화에 의하여 유사한 구성의 펌프 회로에 내재하는 디바이스는 크기가 서로 다를 수 있다. 결과적으로, 루프 필터에 제공되는 정미 전류는 펌프 업 및 펌프 다운 발생기가 동일하지 않은 시간의 펄스 주기동안 위상 검출기에 의해 활성화될 경우에 영(0)이 된다. 위상 검출기가 정렬되지 않은 기준 파형 및 회복 파형의 위상을 결정함에 따라 한 펌프 발생기를 다른 펌프 발생기보다 길게 동작시키기 때문에, PLL은 상기 기준 신호 및 회복 신호가 위상 이탈되는 경우 안정화된다(즉, 영(0) 전하 펌프 전류를 발생시킨다). 정밀한 주파수 동기 정상 상태의 조건하에서도 조차, 2 내지 3나노초 정도로 작은 위상 오차는 비교적 작은 (예컨대 20MHz) 클록 레이트에서 샘플링 불일치로 이끌수있다.
그러므로, 본 발명의 목적은 나노초이하의 위상 정밀성을 이루도록 정밀하게 정합된 전하 펌프 발생기를 갖는 위상 동기 루프를 제공하는 것이다.
[발명의 요약]
요약하면, 본 발명은 자동 내부 위상 오프셋 교정기능을 갖는 위상 동기 루프이다. 본 발명의 위상 동기 루프는 오차 신호에 응답하여 회복 데이타 신호를 발생시키는 전압 제어 발진기 회로를 포함한다. 위상 검출기는 상기 회복데이타 신호 및 기준 데이타 신호사이의 위상차를 결정한다. 본 발명의 위상 동기 루프는 상기 위상 검출기에 연결되어 상기 검출된 위상차에 응답하여 오차 신호를 발생시키는 전하 펌프 회로를 부가적으로 포함한다. 상기 전하 펌프 회로는 제1 및 제2 세트의 펌프 신호를 각각 제공하며 상기 오차 신호의 발생을 용이하게 하도록 상호 접속되어 있는 것이 바람직한 제1 및 제2 펌프 발생기를 포함한다.
본 발명의 위상 동기 루프는 위상 보정 및 위상 교정 싸이클의 동작사이로 교번하도록 설계되어 있다. 상기에 기술한 바와 같이, 각각의 위상 보정 싸이클은 가장 최근의 위상 비교를 기초로하여 오차 신호를 발생시킨다. 각각의 중간 삽입 교정 싸이클동안, 교정 회로망은 제2의 전하 펌프 발생기를 조정하여 기준 데이타 신호 및 회복 데이타 신호가 미리 결정된 위상 관계를 갖는 경우 제1 및 제2 세트의 펌프 신호가 정밀하게 평형(balance) 되도록 동작한다. 바람직한 실시예에서, 미리 결정된 위상 관계는 동상(同相)으로 정합된 기준 데이타 신호 및 회복 데이타 신호의 위상 관계에 해당한다. 이러한 방식으로, 펌프 발생기의 동작 특성에 있어서의 불일치는 기준 파형 및 회복 파형사이의 정상 상태 위상 정렬 오차를 발생시키므로 방지된다.
본 발명의 부가적인 목적 및 특징은 첨부된 도면과 관련하여 이하 본 발명의 바람직한 실시예에 대한 상세한 설명 및 첨부된 특허청구의 범위를 참조하면 보다 용이하게 알 수 있을 것이다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
제2도를 참조하면, 본 발명의 자동 내부 위상 오프셋 교정 기능을 갖는 위상 동기 루프(PLL;10)의 바람직한 실시예에 대한 블록 다이어그램이 도시되어 있다. 본 발명의 내부 교정 PLL(10)은 입력단자(12)를 포함하며, 상기 입력단자(12)상에 주기적인 기준 신호가 인가된다. 상기 기준 신호 및 제1 피드백 라인(16)상에 존재하는 회복 신호는 제1 및 제2입력 OR게이트(17, 18)를 각각 어드레스한다. 상기 기준 신호 및 회복 신호의 상대적인 위상은 상기 제1 및 제2 입력 OR게이트(17, 18)에 연결된 종래의 디지탈 위상 검출기(20)에 의해 비교된다. 상기 비교된 신호 사이의 위상차를 검출할 경우, 상기 검출기(20)는 펌프 업 라인(24) 및 펌프 다운 라인(28)을 동작시켜 전하 펌프 회로(32)를, 펌프 노드(36)에서 전류를 발생시키거나 싱크(sink)시키게 한다.
이후에 기술되는 바와 같이, 본 발명의 PLL(10)은 위상 보정 및 위상 교정 모드에서의 동작사이로 교번하도록 설계되어 있다. 상기 PLL(10)이 위상 보정모드로 동작될 경우, 트리거 회로망(40)은 제1스위치(44)를 폐쇄시켜 저역 루프필터(48)를 펌프 노드(36)에 연결시킨다. 상기 저역 루프 필터(48)는 제어 노드(52)에 VCO제어 전압을 제공하며, 상기 제어 노드(52)에 제공된 VCO 제어 전압은 전하 펌프 회로(32)에 의해 발생된 전류에 따라 변화한다. 상기 VCO 제어 전압은 제1 피드백 라인(16)상에서 VCO 회로(56)에 의해 인가되는 회복 신호의 주파수를 조절한다.
본 발명의 배경 부분에서 기술한 바와 같이, 정상 상태 위상 오차는 전하 펌프 회로내에 포함된 보완용 전류 발생기의 동작 특성의 차에 대한 결과로서 종래의 위상 동기 루프내에서 전개하는 경향이 있다. 본 발명의 목적은 기준 신호 및 회복 신호사이에 존재하는 상대적인 위상차에 대한 각각 평가사이에 교정 싸이클을 이행함으로써 상기 잘못된 위상 정렬을 실질적으로 제거하는 것이다. 특히, 트리거 회로망(40)은 제2 피드백 라인(58)에 의해 이전의 위상 보정 싸이클의 결과를 통지받음에 따라 교정 싸이클을 개시하도록 배치되어 있다.
제2도에 도시된 바와 같이, 제2피드백 라인(58)은 펌프 업 및 펌프 다운 라인 (24, 28)에 접속된 입력단자를 갖는 제1피드백 AND 게이트(60)에 의해 구동된다. 트리거 회로망(40)은 제1스위치(44)를 개방하고 제2스위치(62)를 폐쇄시킴으로써 교정 싸이클을 개시한다. 다음에, 트리거 회로망(40)은 교정간격의 지속기간동안 교정 라인 (64)을 상승시킨다. 위상 검출기(20)는, 라인(24, 28)상에 동일한 펄스 신호를 발생시킴으로써 기준 신호와 회복 신호를 완전히 동상으로 수신한 바와 같이 응답한다. 이러한 방식으로, 전하 펌프 회로(32)에 내재하는 펌프 업 및 펌프 다운 전류 발생기(66, 68)는 교정 간격의 지속기간동안 서로 동작된다. 그러므로, 상기 전하 펌프 회로(32)는, 대향된 전류 발생기(66, 68)의 동작 파라메타가 동일한 경우 교정 간격동안 노드(36)에 영(0)의 정미 전류를 공급한다. 예를 들면, 전류 발생기(66, 68) 사이의 턴온 시간이나 펌프 업 및 펌프 다운 전류의 크기에 있어서의 불일치는 교정 회로망(72)에 의해 발생되거나 싱크되는 영이 아닌 교정 모드 전류를 야기시킨다. 이때, 상기 교정 회로망(72)은 교정 싸이클동안 펌프 다운 발생기(68)에 의해 출력된 전류의 크기를 상기전류에 의해 축적된 전하에 비례하여 조정한다. 이러한 방식으로, 상기 교정 회로망(72)은 상기 발생기(66, 68)사이의 크기나 상승시간의 차를 보상함으로써, 정상 상태의 위상 정렬 오차가 기준 신호 및 회복 신호 사이에서 전개하는 것을 방지한다.
제2도를 다시 참조하면, VCO회로(56)는 전압 제어 수정 발진기(80) 및 프로그램가능한 N분할 모듈(84)을 포함하는 것이 바람직하다. 일반적으로 상기계수(N)의 값은, 기준 신호가 엔코딩되는 방식과, 회복 클록 신호나 회복 데이타 신호가 피드백 라인(16)상에 발진되는지를 기초로하여 선택된다. 노드(52)에 걸리며 VCO회로(56)에 공급되는 제어 전압은, 기준 신호의 주파수에 존재하는 에너지가 필터(48)에 의해 제거되어버린 직류 파형의 형태를 포함하는 것이 전형적이다. 따라서, 상기 필터(48)는 관심있는 기준 주파수(예컨대, 20MHz)를 포함하는 정지대역을 갖는 종래의 RC필터 회로망으로 구현될 수 있다.
제2도에 도시된 바와 같이, 교정 회로망(72)은 제어 노드(52)에 접속된 비반전 단자를 갖는 연산 증폭기(90)를 포함한다. 상기 연산 증폭기(90)의 반전 단자는 제2스위치(62) 및 적분용 캐패시터(92)에 연결되어 있다. 상기에서 주지된 바와 같이, 제2스위치(62)는 각각의 교정 싸이클동안 폐쇄된다. 그러므로, 각각 뒤이어 생기는 위상 보정 싸이클동안, 캐패시터(92) 양단에 걸린 전압은 이전의 교정 싸이클동안 전하 펌프 회로(32)에 공급되거나 상기 전하 펌프 회로(32)에 의해 공급되는 정미 전하를 나타낸다. 연산 증폭기(90)의 출력은 캐패시터(92)에 연결되어 있으며 또한 펌프 다운 발생기 (68)의 제어 단자(도시되지 않음)에도 연결되어 있음으로써 각각의 위상 보정 싸이클동안 상기 펌프 다운 발생기(68)에 의해 제공되는 전류를 조정하는데 일조한다. 이러한 방식으로, 교정 회로망(72)은, 전류 발생기(66, 68)의 동작 특성이 각각의 위상 보정 싸이클의 개시이전에 일치되게 한다.
제3도은 전하 펌프 회로(32)에서 사용하기에 적합한 조정가능한 펌프 다운 전류 발생기(68)를 도시한 것이다. 상기 발생기(68)는 p-채널 트랜지스터(P1) 및 전류 미러(current mirroring) 용 n-채널 트랜지스터(N1, N2) 모두를 포함한다. 제3도에 나타나있는 바와 같이, p-채널 트랜지스터(P1)의 게이트는 연산 증폭기(90)에 의해 구동된다. 제2도의 PLL(10)에서 사용하기에 적합한 위상 검출기는 미합중국 특허 제4,814,726호에 나타나 있는데, 이는 본원에 참고가 된다.
트리거 회로망(40)은 스위치(44, 62)를 구동시키는 원 쇼트(one shot) 회로를 갖는 단순 상태 기계를 사용하여 구현될 수 있다. 상기에서 주지된 바와 같이, 교정 싸이클을 투하시키는데 필요한 신호 결합은 각각의 위상 보정 싸이클의 결과로 다시 생긴다. 따라서, 상기 회로망(40)은, 피드백 라인(58)이 중간 삽입 위상 보정 싸이클을 갖지않는 경우에 연속적인 교정 싸이클을 독립적으로 유발시키지 않도록 동작하는 단순 논리 회로망을 합체하는 것이 바람직하다.
본 발명의 동작은 제4도에 도시된 타이밍 다이어그램을 참조하면 보다 충분히 이해할 수가 있다. 제4도로 예시된 실시예에서, 본 발명의 PLL(10)은 초기에 시간(t0)에서 위상 보정 모드로 동작한다. 시간(t2)에서, 위상 검출기(20)는 입력 단자(12)상에 인가된 기준 신호 및 피드백 라인(16)상에 존재하는 회복 신호사이에서 t2-t0의 앞선 위상차를 감지한다. 따라서, 상기 위상 검출기(20)는 VCO 회로(56)에 공급된 제어 전압을 수정하도록 시간(t1)에서 펌프 업라인(24)을 상승시키고 보다 뒤진 시간(t3)에서 펌프 다운 라인(28)을 상승시킨다. 시간(t4)까지, 펌프 라인(24, 28) 모두는 논리 고(high) 레벨에 달해 있음으로써, 제2 피드백 라인(58)상에 양(+)의 천이를 유도한다. 시간(t5)에서 제2 피드백 라인(58)상에 후속하는 음(-)의 천이는 시간(t6)에서 교정 라인(64)을 상승시킴으로써 교정 싸이클을 개시하도록 회로망(40)을 유도시킨다.
교정 라인(64)의 고 논리 상태는 위상 검출기(20)의 입력을 동시에 상승시키도록 OR 게이트(17, 18)를 유도함으로써 위상 동기 상태를 시뮬레이트(simulate) 한다.이때, 상기 위상 검출기(20)는 간격(t7-t9)에 걸쳐 펌프 업 및 펌프 다운 라인(24, 28)에 펄스를 가함으로써 교정 싸이클을 지속시킨다. 다시, AND 게이트(60)는 펌프 라인(24, 28)이 상승될 경우 제2 피드백 라인(58) 상에 시간(t8)에서의 양(+)의 천이를 야기시킨다. 교정 싸이클은 시간(t10)에서 제2 피드백 라인(58)상에 음(-)의 천이가 생긴다음에 시간(t11)에서 논리 저 레벨로 복귀하는 교정 라인(64)에 결정된다.
몇가지의 특정 실시예를 참조하여 본 발명을 기술하였지만, 본 발명의 기술내용은 본 발명을 예시한 것이지 본 발명을 제한하는 것으로 파악되어서는 안된다. 당업자라면 첨부된 특허청구의 범위에 의해 한정되는 바와 같이 본 발명의 범위 및 진정한 사상에서 벗어나지 않고서도 여러가지로 변형할 수 있다. 예를 들면, 본 발명의 PLL은, 특히 비교적 높은 주파수(즉, 20MHz이상) 용도에서, 매 클록 싸이클 대신에, 한번에 N클록 싸이클씩 이행되도록 용이하게 변형될 수 있다. 교정 사이클은 본 발명의 특정의 변형 실시예에서 정규의 위상 보정 싸이클로 대체될 수 있다. 더군다나, 상기 PLL은 X나노초의 뒤지거나 앞선 위상과 같은 기준 신호 및 회복 신호사이에 미리 결정된 위상 관계가 존재할 때 전하 펌프 회로의 균형을 맞추도록 용이하게 변경(OR 게이트(17, 18)에 스태거 신호를 출력시키도록 스태거 회로망(40)을 변화시킴으로써)될 수 있다.

Claims (5)

  1. 오차 신호에 응답하여 회복 데이타 신호를 발생시키는 전압 제어 발진기 회로; 기준 데이타 신호 및 상기 회복 데이타 신호사이의 위상차를 나타내는 펄스 오차 신호를 발생시키는 위상 검출기 수단으로서, 제1 및 제2세트의 펌프신호를 결합하여 상기 오차신호를 발생시키는 제1 및 제2의 상호 접속 전하 펌프발생기를 포함하는 전하 펌프 회로를 갖는 위상 검출기 수단; 및 상기 제1 및 제2세트의 펌프 신호의 미리 결정된 특성을 등화(等化)시키는 교정 수단을 포함하여, 상기 기준 데이타 신호 및 상기 회복 데이타 신호가 미리 결정된 위상 관계를 가질경우 상기 제1 및 제2 세트의 펌프 신호가 정밀하게 평형되게 하는, 자동 내부 위상 오프셋 교정기능을 갖는 위상 동기 루프.
  2. 제1항에 있어서, 상기 교정 수단에 의해 등화되는 미리 결정된 신호 특성이 상기 제1 및 제2세트의 펌프 신호의 전류 크기를 포함하는 위상 동기 루프.
  3. 제2항에 있어서, 상기 교정 수단은, 교정 사이클 동안 제1 및 제2의 교정 펄스를 각각 발생시키도록 상기 제1 및 제2의 전하 펌프 발생기를 여자시키는 트리거회로; 및 크기차가 존재하는 경우 상기 제1 및 제2의 교정 펄스 사이의 크기 차를 검출하고 그에 응답하여 상기 제2의 전하 펌프 발생기를 조정하는 연산 증폭기 회로망을 포함하는 위상 동기 루프.
  4. 제3항에 있어서, 상기 연산 증폭기 회로망은, 제1 및 제2의 입력 단자 및 하나의 출력 단자를 지니는 연산증폭기; 및 상기 제1의 입력 단자 및 상기 출력 단자 사이에 연결되어 있는 캐패시터로서, 상기 제1 및 제2의 교정 펄스 사이의 크기차에 비례하는 전하를 적분 및 저장하도록 배치되어 있는 캐패시터를 포함하는 위상 동기 루프.
  5. 제4항에 있어서, 상기 트리거 회로는, 상기 연산 증폭기의 제1의 입력 단자 및 상기 전하 펌프 회로의 한 출력 단자 사이에 효과적으로 접속되어 있는 제1스위치로서, 교정 사이클 동안에는 폐쇄되는 제1스위치; 및 상기 전하 펌프 회로의 출력 단자 및 상기 전압 제어 발진기의 한 입력 단자 사이에 효과적으로 접속되어 있는 제2 스위치로서, 교정 사이클 동안에는 개방되는 제2스위치를 부가적으로 포함하는 위상 동기 루프.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5239585A (en) * 1991-07-30 1993-08-24 Texas Instruments Incorporated Devices, systems, and methods for composite signal decoding
USRE38482E1 (en) 1992-05-28 2004-03-30 Rambus Inc. Delay stage circuitry for a ring oscillator
US5699387A (en) * 1993-06-23 1997-12-16 Ati Technologies Inc. Phase offset cancellation technique for reducing low frequency jitters
US5334953A (en) * 1993-07-22 1994-08-02 Motorola, Inc. Charge pump bias control in a phase lock loop
EP0647032A3 (en) * 1993-10-05 1995-07-26 Ibm Charge pump circuit with symmetrical current output for phase-controlled loop system.
US5382922A (en) * 1993-12-23 1995-01-17 International Business Machines Corporation Calibration systems and methods for setting PLL gain characteristics and center frequency
US5563552A (en) * 1994-01-28 1996-10-08 International Business Machines Corporation System and method for calibrating damping factor of analog PLL
US5525932A (en) * 1994-08-31 1996-06-11 International Business Machines Corporation Lock indicator for phase locked loop circuit
US5513225A (en) * 1994-08-31 1996-04-30 International Business Machines Corporation Resistorless phase locked loop circuit employing direct current injection
US5491439A (en) * 1994-08-31 1996-02-13 International Business Machines Corporation Method and apparatus for reducing jitter in a phase locked loop circuit
US5619161A (en) * 1994-08-31 1997-04-08 International Business Machines Corporation Diffrential charge pump with integrated common mode control
US5495207A (en) * 1994-08-31 1996-02-27 International Business Machines Corporation Differential current controlled oscillator with variable load
US5604926A (en) * 1995-03-07 1997-02-18 Motorola, Inc. Phase locked loop circuit current mode feedback
US5568520A (en) * 1995-03-09 1996-10-22 Ericsson Inc. Slope drift and offset compensation in zero-IF receivers
US5663689A (en) * 1996-06-26 1997-09-02 International Business Machines Corporation Method and apparatus for providing a high speed charge pump with low static error
JPH1051304A (ja) * 1996-08-02 1998-02-20 Oki Electric Ind Co Ltd Ｐｌｌ
US5943382A (en) * 1996-08-21 1999-08-24 Neomagic Corp. Dual-loop spread-spectrum clock generator with master PLL and slave voltage-modulation-locked loop
FR2754959B1 (fr) * 1996-10-22 1998-12-24 Sgs Thomson Microelectronics Comparateur de phase a tres faible offset
DK124696A (da) * 1996-11-06 1998-05-07 Dsc Communications As Fremgangsmåde og apparat til sammenligning af to logiske signaler samt fremgangsmåde og apparat til frembringelse af et fas
US5831484A (en) * 1997-03-18 1998-11-03 International Business Machines Corporation Differential charge pump for phase locked loop circuits
US6064947A (en) * 1997-08-27 2000-05-16 Texas Instruments Incorporated Time base generator internal voltage-controlled oscillator calibration system and method
US5933037A (en) * 1997-08-29 1999-08-03 Adaptec, Inc. High speed phase lock loop having constant bandwidth
US6040742A (en) * 1997-09-02 2000-03-21 Lucent Technologies Inc. Charge-pump phase-locked loop with DC current source
US6087902A (en) * 1998-01-28 2000-07-11 Lucent Technologies Inc. Phase-locked loop (PLL) circuit containing a biased phase detector for improved frequency acquisition
US6928128B1 (en) 1999-05-03 2005-08-09 Rambus Inc. Clock alignment circuit having a self regulating voltage supply
DE19939104A1 (de) * 1999-08-18 2001-07-19 Infineon Technologies Ag Ladungspumpe
JP4357674B2 (ja) * 1999-11-24 2009-11-04 日本テキサス・インスツルメンツ株式会社 周波数シンセサイザ
US6331830B1 (en) * 2000-02-04 2001-12-18 Rockwell Technologies Llc Self-trimming current source and method for switched current source DAC
FR2819123B1 (fr) * 2000-12-29 2003-04-11 St Microelectronics Sa Pompe de charge a faible bruit pour boucle a verrouillage de phase
US20020176188A1 (en) * 2001-05-25 2002-11-28 Infineon Technologies N.A. Inc. Offset cancellation of charge pump based phase detector
US6504438B1 (en) 2001-09-17 2003-01-07 Rambus, Inc. Dual loop phase lock loops using dual voltage supply regulators
US7009432B2 (en) 2001-12-20 2006-03-07 Analog Devices, Inc. Self-calibrating phase locked loop charge pump system and method
GB2388978B (en) * 2002-05-14 2004-12-15 Synad Technologies Ltd A phase locking loop frequency synthesiser
TW555994B (en) * 2002-06-12 2003-10-01 Mediatek Inc Group delay test method and device
US7526701B2 (en) * 2002-10-02 2009-04-28 Mediatek Inc. Method and apparatus for measuring group delay of a device under test
KR100519482B1 (ko) * 2002-11-30 2005-10-07 인티그런트 테크놀로지즈(주) 전압 제어 발진기의 주파수 이득 변화가 보상된 위상 고정루프 주파수 합성기
JP3795884B2 (ja) * 2003-10-17 2006-07-12 Ｎｅｃエレクトロニクス株式会社 Ｐｌｌ回路
FR2879858B1 (fr) 2004-12-16 2007-03-30 St Microelectronics Sa Procede de correction du dephasage entre deux signaux d'enree d'une boucle a verrouillage de phase et dispositif associe
US7276977B2 (en) * 2005-08-09 2007-10-02 Paul William Ronald Self Circuits and methods for reducing static phase offset using commutating phase detectors
US7173494B2 (en) * 2005-01-20 2007-02-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for operating a feedback system for a voltage controlled oscillator that involves correcting for offset related to the feedback system
JP4686551B2 (ja) * 2006-01-26 2011-05-25 アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド 電圧制御発振器のためのフィードバックシステム内のオフセット補正
KR100719693B1 (ko) * 2006-02-15 2007-05-17 주식회사 하이닉스반도체 Ｐｖｔ 변화에 둔감하게 안정적으로 동작하는 ｐｌｌ 및 그동작 방법
KR100869227B1 (ko) * 2007-04-04 2008-11-18 삼성전자주식회사 프리 캘리브레이션 모드를 가진 위상동기루프 회로 및위상동기루프 회로의 프리 캘리브레이션 방법
US7701271B1 (en) 2007-09-24 2010-04-20 Ozmo, Inc. High linearity charge pump method and apparatus
JP5143602B2 (ja) * 2008-03-26 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 位相同期回路
JP2010103707A (ja) * 2008-10-22 2010-05-06 Canon Inc チャージポンプ回路、及びクロック生成器
DE102008053670A1 (de) * 2008-10-29 2010-05-12 Texas Instruments Deutschland Gmbh Vorrichtung und Verfahren zur Erzeugung von Taktsignalen für Gleichspannungswandler
KR101226205B1 (ko) * 2010-12-03 2013-01-28 건국대학교 산학협력단 2단계 부정합 조정 기법을 사용한 전하 펌프
US8718216B2 (en) * 2011-09-23 2014-05-06 International Business Machines Corporation Digital phase detector with zero phase offset
KR102208365B1 (ko) * 2019-09-20 2021-01-27 국방과학연구소 레이더 위상 교정 시스템, 레이더 펄스반복주파수 동기화 방법, 그 방법을 프로세서가 수행하도록 하기 위한 명령어를 포함하는 컴퓨터 판독 가능한 기록매체 및 컴퓨터 프로그램

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900008541B1 (ko) * 1986-12-04 1990-11-24 웨스턴 디지탈 코포레이숀 집적회로내에서 정밀전류(precise current)를 발생시키기 위한 바이어스 회로
US4814726A (en) * 1987-08-17 1989-03-21 National Semiconductor Corporation Digital phase comparator/charge pump with zero deadband and minimum offset
JP2879763B2 (ja) * 1989-06-27 1999-04-05 ソニー株式会社 Ｐｌｌのチャージポンプ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101307498B1 (ko) * 2004-09-30 2013-09-11 지씨티 세미컨덕터 인코포레이티드 시그마-델타 기반 위상 고정 루프

Also Published As

Publication number Publication date
EP0561526A3 (ko) 1994-01-19
KR930020855A (ko) 1993-10-20
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US5166641A (en) 1992-11-24
JP3150480B2 (ja) 2001-03-26
EP0561526A2 (en) 1993-09-22

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