JPS62227211A

JPS62227211A - 入力同期化回路

Info

Publication number: JPS62227211A
Application number: JP61071766A
Authority: JP
Inventors: Hidetoshi Kosaka; 小坂　秀敏
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-03-28
Filing date: 1986-03-28
Publication date: 1987-10-06
Anticipated expiration: 2009-11-14
Also published as: JPH0691441B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は入力同期化回路に関し、特にマイクロコンピュ
ータ等の制御回路に入力される信号を制御回路の基本刻
時信号に同期化させる回路に関する。

従来の技術入力同期化回路の一例を第４図に示す。この回路は、イ
ンバータとクロックＤフリップフロップとで構成される
。信号Ａは制御回路により処理される入力信号であり、
信号φは基本刻時信号である。

信号Ａはまず、インバータ１０１に入力される。

インバータ１０１の出力はインバータ１０２の入力とな
ると共に、２入力アンドゲート１０３入力される。

アンドゲート１０３のもう一方の入力は信号φである。

インパーク１０２の出力は、２入力アンドゲート１０４
に入力される。アンドゲート１０４の他方の入力は、信
号φである。アンドゲート１０３．１０４の出力は夫々
ノアゲート１０５．１０６に入力される。

ノアゲート１０５．１０６の出力は夫々他方のノアゲー
ト１０６．１０５の入力に導入されると共に、制御回路
に入力される。制御回路には、信号φも入力される。

上記の回路の動作を第５図にタイミング図として示す。

信号Ａが論理値０（以下「０」と書く）で、信号φが「
０」の場合には、アンドゲート１０３と１０４の出力は
「０」である。このときは、ノアゲート１０５の出力が
「０」で、ノアゲート１０６の出力が「１」という以前
からの状態を続ける。

ここで、信号Ａが「１」に変わり、信号φは「０」のま
まの状態になってもゲー）　１０３〜１０６の出力は変
わらない。

次いで、　信号Ａを　「１」で、信号φも「１」にする
。するとアンドケート１０４の出力に「１」が現れて、
ノアゲー）　１０６の出力が「０」となる。

またアンドゲート１０３の出力は「０」のままであり、
ノアゲート１０５の出力１ま「１」となる。

進行φが再び「０」になうと、アンドゲート１０３．１
０４の出力は共に「０」となり、ノアゲート１０６の出
力が「ｌ」、ノアゲート１０５の出力が「０」の状態を
続ける。

信号Ａが「０」に戻った状態で信号「φ」が「１」にな
ると、アンドゲート１０３の出力が「ｌ」となるので、
ノアゲート１０５の出力は「０」となる。他方アンドゲ
ート１０４の出力は「０」のままなので、ノアゲー）　
１０６の出力は「１」となる。

信号φ力ｉ再び「０」になると、アンドゲートｌＯ３，
１０４は共に「０」なのでノアゲート１０５が「０」、
ノアゲート１０６が「１」の状態を続行する。

以上述べた動作の説明かられかるように、信号Ａは、信
号φが「ｌ」になる時刻に、ノアゲート１０５と１０６
で構成するフリップフロップに読み込まれる。即ち、信
号Ａは信号φにより同期化される。

発明が解決しようとする問題点第４図に示した論理回路のトランジスタを組み合わせて
実現すると、各々の論理素子（インバータ、アンドゲー
ト、ノアゲート）に論理閾値が生じる。この論理閾値に
起因して問題が起こる。

ここで云う論理閾値とは、その値を境にして「０」また
は「１」を区別する値のことである。

インバータを例にとると、この閾値以上の値の信号が入
力されると出力にはｒＯＪこの閾値以下の信号が入力さ
れると出力は「１」が現れる値である。ところが、論理
閾値の信号が入力される場合には、その出力には「１」
とｒＯＪの中間の値が現れる。

第６図のタイミング図を用いて詳しく説明を行なう。

信号Ａが「１」からｒＯＪに変化すると同時に信号φが
ｒｌＪからｒＯＪに変化すると、アンドゲート１０３の
出力がノアゲー）　１０５の論理閾値まで上昇し、その
後「０」となる場合がある。

この場合、ｒｌＪから「０」に向かっていたノアゲート
１０５の出力は前述の中間点にとどまる。

ノアゲー）　１０５の出力を入力するノアゲート１０６
は、「０」から「１」に向かうが、中間点で止まる。ノ
アゲート１０５の出力がノアゲート１０６の論理閾値と
なり、ノアゲート１０６の出力がノアゲート１０５の論
理閾値となればノアゲート１０５．１０６の出力は共に
中間点の値を出力し続ける。

第６図に示す信号Ａと信号φの組合せは、トランジスタ
で第４図の論理回路を実現すると必ず生ずる。従って、
この中間点でとどまったノアゲート１０５．１０６の出
力が制御回路に入力されるので、中間点の値が制御回路
内のある回路では「０」と判定され、他の回路では「ｌ
」と判定される。この結果、制御回路が誤動作する。

以上の説明かられかるように、従来の入力同期化回路で
は入力信号と、この入力信号を同期化する信号の変化す
るタイミングの組合せで出力信号に中間点の値をもつ信
号が現れるという欠点があった。

かかる点に鑑み、本発明の目的は、入力信号と、この入
力信号を同期化する信号がどのように変化しても中間点
の値をもつ出力を発することのない入力同期化回路を提
供することにある。

問題点を解決するための手段上記問題点を解決するための本発明の入力同期化回路は
、入力信号を同期化信号に同期して読み込む入力回路と
、該入力回路の真出力、反出力を夫々の入力とし、互い
の出力を他方の入力とする構成をもつ２つのノア回路又
は２つのナンド回路とによって構成され、前記入力回路
の真出力を入力とするノア回路又はナンド回路の論理閾
値は該真出力に現れる中間値よりも高く、該入力回路の
反出力を入力とするノア回路又はナンド回路の論理閾値
は該反出力に現れる中間値よりも低く設定する。

一作Ｊ本発明の入力同期化回路では、従来の入力同期化回路の
出力を、フリップフロップを構成する２つのノアゲート
に入力して、その出力を制御回路に入力するようになっ
ている。新たに設けた上記の２つノアゲートの論理閾値
を、従来の入力同期化回路から出力される中間点の値よ
りも一方は大きく、他方は小さく設定することに本発明
の特徴がある。

このため、中間点の値をもつ出力を本来とるべき値であ
る「１」または「０」に決定することができる。その結
果、制御回路にははっきりとした２値信号が入力される
ことになり、制御回路の誤動作が起らなくなる。

実施例本発明の入力同期化回路を実施例に基づき詳細に説明す
る。

第１図は本発明の一実施例である。第４図に示した入力
同期化回路の出力にさらに、ノアゲート２つからなるフ
リップフロップを接続した構成となっている。

入力信号Ａはまず、インバータ１に入力される。

インバータ１の出力はインバータ２の入力となると共に
、２入力アンドゲート３に入力される。アンドゲート３
の他方の入力は信号φである。インパーク２の出力は、
２入力アンドゲート４に入力される。アンドゲート４の
他方の入力は、信号φである。アンドゲート３．４の出
力は夫々ノアゲート５．６に入力される。

ノアゲート５．６の出力は夫々他方のノアゲート６．５
の入力に導入される。また、ノアゲート５．６の出力は
ノアゲート７．８の入力に導入される。ノアゲート７．
８の出力は夫々他方のノアゲート８．７の入力に導入さ
れると共に、制御回路に入力される。制御回路には信号
φも入力される。

インバータ１．２、アンドゲート３．４、ノアゲート５
．６は第４図に示す従来の入力同期化回路と全く同一で
あり、ノアゲート５．６からは入力信号Ａと信号φの変
化するタイミングで中間点の値をもつ出力が現れる可能
性がある。

そこで、ノアゲート７の論理閾値はノアゲート５に現れ
る可能性のある中間点よりも高く設定しである。また、
ノアゲート８の論理閾値はノアゲート６に現れる可能性
のある中間点よりも低く設定しである。

以下第２図に示したタイミング図をもとに、本発明の入
力同期化回路の動作を説明する。

入力信号Ａがｒｌｌから「０」に変化すると同時に信号
φが「１」から「０」に変化すると、アンドゲート３に
ノアゲート５の論理閾値までしか上昇しない信号が現れ
る場合がある。このとき、ノアゲート５の出力は「１」
から「０」に向かって変化するが、アンドゲート３が「
０」になるので中間点となる。アンドゲート４は「０」
なので、ノアゲート５の出力が中間点にとどまるとノア
ゲート６の出力も中間点となる。

ノアゲート５．６の中間点の値をもつ出力が夫々ノアゲ
ート６．５の論理閾値にとどまると、ノアゲート５．６
が互いにたすきかけに接続されていることから、ノアゲ
ート５．６からは中間点の値が出力され続ける。

前述した様に、ノアゲート７の論理閾値は、ノアゲート
５の出力に現れる中間点の値よりも高く設定してあり、
ノアゲート８の論理閾値はノアゲート６の出力に現れる
中間点の値より低く設定しであるので、ノアゲート８の
出力は「０」、ノアゲート７の出力は「１」となる。従
って、ノアゲート７．８の出力には中間点の値は生じな
い。

第３図に示した様に、信号Ａが「０」から「１」に変化
すると同時に信号φが「ｌ」から「０」に変化すると、
アンドゲート４にはノアゲート６の論理閾値までしか上
昇しない信号が現れ「０」となる場合もある。

この時ノアゲート６の信号は「１」から「０」に向かっ
て変化するが、アンドゲート４の出力は「０」になるの
でノアゲート６の出力は中間点の値になる。

一方アンドゲート３の出力は「０」なのでノアゲート５
の出力は「０」から「１」に向かって変化するが、ノア
ゲート５の出力が中間点の値になのるでノアゲート６の
出力も中間点になる。ノアゲート５．６の中間点の値を
もつ出力が夫々ノアゲート６．５の論理閾値にとどまる
とノアゲート５．６の出力からは中間値が出力され続け
る。

この状態に於けるノアゲート７．８の動作は、前記した
入力信号Ａが「１」から「０」に、信号φが「１」から
「０」に変化し、ノアゲート５．６の出力に中間点の値
が現れた場合と同様で、ノアゲート７の出力に「１」、
ノアゲート８の出力に「０」が現れる。

上で説明した入力同期化回路において、ノアゲート７の
論理閾値をノアゲート５から出力する可能性のある中間
値より低く、ノアゲート８の論理閾値をノアゲート６か
ら出力する可能性のある中間値より高く設定した場合も
、ノアゲート７．８の出力には中間値が生じないことは
容易に類推できる。

また、ノアゲート７．８をナンド回路に置き換えた場合
も同様の効果となることは簡単に類推できる。

発明の詳細な説明した様に、本発明によれば入力信号の変化と同時
に入力信号を同期化する信号が変化しても、その出力に
中間点を生じない入力同期化回路を実現できる。このた
めこの入力同期化回路の出力を入力する制御回路に誤動
作は生じないという効果がある。

【図面の簡単な説明】

第１図は、本発明の入力同期化回路の実施例であり、第２図は、第１図に示した回路の動作を示すタイミング
図の一例であり、第３図は、第１図に示した回路の動作を示すタイミング
図の別の例であり、第４図は、従来の入力同期化回路の実施例であり、第５図は、第４図に示した回路の動作を示すタイミング
図の望ましい例であり、第６図は、第４図に示した回路の動作を示すタイミング
図の例である。（主な参照番号）１　、　２　、１０１．　１０２・・インバータ、３　
、４　、１０３．１０４・・アンドゲート、５、　６．
　７．　８．１０５．　１０６・・ノアゲート特許出願
人　　日本電気株式会社第２図８−−Ｆ−一］− 第３図第６園

Claims

【特許請求の範囲】

（１）入力信号を同期化信号に同期して読み込む入力回
路と、該入力回路の真出力、反出力を夫々の入力とし、
互いの出力を他方の入力とする構成をもつ２つのノア回
路又は２つのナンド回路とによって構成され、前記入力
回路の真出力を入力とするノア回路又はナンド回路の論
理閾値は該真出力に現れる中間値よりも高く、該入力回
路の反出力を入力とするノア回路又はナンド回路の論理
閾値は該反出力に現れる中間値よりも低く設定すること
を特徴とする入力同期化回路。
（２）上記入力回路の真出力を入力とするノア回路又は
ナンド回路の論理閾値は、該真出力に現れる中間値より
も低く、該入力回路の反出力を入力とするノア回路又は
ナンド回路の論理閾値は該反出力に現れる中間値よりも
高く設定することを特徴とする特許請求の範囲第１項に
記載の入力同期化回路。