JPH03139010A - 非同期同期化回路 - Google Patents
非同期同期化回路Info
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- JPH03139010A JPH03139010A JP27693589A JP27693589A JPH03139010A JP H03139010 A JPH03139010 A JP H03139010A JP 27693589 A JP27693589 A JP 27693589A JP 27693589 A JP27693589 A JP 27693589A JP H03139010 A JPH03139010 A JP H03139010A
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 8
- 230000000644 propagated effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は非同期同期化回路に係り、特に半導体集積回路
からなる非同期化回路に関する。
からなる非同期化回路に関する。
従来の半導体集積回路における非同期同期化回路の初段
を、第３図に１またその動作を示す動作波形を第４図に
示す。まず第３図に示すよう釦。
を、第３図に１またその動作を示す動作波形を第４図に
示す。まず第３図に示すよう釦。
初段の非同期同期化回路は、外部非同期信号ＩＮをセッ
ト（Ｓ）に、外部非同期信号ＩＮの逆相をリセット（Ｒ
）に入力するクロック同期型ＲＳフリッ７’ ７ ｏラ
フ’（Ｆ／Ｆ）１０で構成される。クロック同期型Ｒ３
Ｆ／ＦＩＯは、２ＡＮＤ２ＮＯＲ８と、２ＡＮＤ２ＮＯ
Ｒ９とを備えている。。
ト（Ｓ）に、外部非同期信号ＩＮの逆相をリセット（Ｒ
）に入力するクロック同期型ＲＳフリッ７’ ７ ｏラ
フ’（Ｆ／Ｆ）１０で構成される。クロック同期型Ｒ３
Ｆ／ＦＩＯは、２ＡＮＤ２ＮＯＲ８と、２ＡＮＤ２ＮＯ
Ｒ９とを備えている。。
第３図の動作を、第４図の動作波形を用いて説明する。
第４図中ａ′点において、非同期入力ＩＮのレベル力、
”Ｈ“レベルから”Ｌ”レベルへ？＆化すると、インバ
ータ７の出力は”Ｌ”から”Ｈ“レベルへと変化する。
”Ｈ“レベルから”Ｌ”レベルへ？＆化すると、インバ
ータ７の出力は”Ｌ”から”Ｈ“レベルへと変化する。
すると、クロックφは”Ｈ″ルベルのでこの変化が伝わ
り、２ＡＮＤ２ＮＯＲ９の出力が＠Ｈ”から“Ｌ”レベ
ルへと変化し、それＫより２ＡＮＤ２ＮＯＲ８の出力が
′Ｌ″から”Ｈ“レベルへ変化する。次に５７点におい
て、非同期入力ＩＮのレベルが、Ｌ”→”Ｈ“→“Ｌ”
とノイズのような短い時間で変化すると、インバータ７
の出力は同じく短い時間で逆相に変化する。クロックφ
は＠Ｈ”レベルであるから、インバータ７の出力の変化
とほぼ同ｑＫ２ＡＮＤ２ＮＯＲ８の出力も同様の変化を
する。このインバータフの出力と２ＡＮＤ２ＮＯＲ８の
出力の１Ｌ′″レベルによって、２ＡＮＤ２ＮＯＲ９の
出力が′″Ｈ”レベルになろうとするので、２ＡＮＤ２
ＮＯＲ９の出力にも同様の〔ヒゲ〕ができる。
り、２ＡＮＤ２ＮＯＲ９の出力が＠Ｈ”から“Ｌ”レベ
ルへと変化し、それＫより２ＡＮＤ２ＮＯＲ８の出力が
′Ｌ″から”Ｈ“レベルへ変化する。次に５７点におい
て、非同期入力ＩＮのレベルが、Ｌ”→”Ｈ“→“Ｌ”
とノイズのような短い時間で変化すると、インバータ７
の出力は同じく短い時間で逆相に変化する。クロックφ
は＠Ｈ”レベルであるから、インバータ７の出力の変化
とほぼ同ｑＫ２ＡＮＤ２ＮＯＲ８の出力も同様の変化を
する。このインバータフの出力と２ＡＮＤ２ＮＯＲ８の
出力の１Ｌ′″レベルによって、２ＡＮＤ２ＮＯＲ９の
出力が′″Ｈ”レベルになろうとするので、２ＡＮＤ２
ＮＯＲ９の出力にも同様の〔ヒゲ〕ができる。
次にＣ′点建おいて、非同期入力色Ｎが”Ｌルベルから
”Ｈ”レベルへ変化すると、インバータ７の出力はその
逆忙変化する。しかしクロックφは′″Ｌ′″Ｌ′″レ
ベルで、この変化は次段に伝わらない。ｄ′点において
も同様である。つまり、２ＡＮＤ２ＮＯＲ８，９の出力
は、クロックφが″″Ｌ″Ｌ″レベル前回の”Ｈ“レベ
ルの切開の最後の値を保持している。ｅ′点において、
クロックφが”Ｈ“レベルになると、その晴の入力ＩＮ
が堆り込遣れ、２ＡＮＤ２ＮＯＲ８の出力力げＬ“レベ
ルに変化し、それにより２ＡＮＤ２ＮＯＲ９の出力は”
Ｈ“レベルに変化する。ｆ点において、非同期入力ＩＮ
のレベルが′″Ｈ′→“Ｌ−−＋“Ｈ“と変化するノイ
ズのような短い波形が現れると、インバータフの出力は
逆相に変化し、クロックφは＠Ｈ′″レベルであるから
２ＡＮＤ２ＮＯＲ９の出力が＠Ｈ“→“Ｌ”→”Ｈ”の
変化を起こす。
”Ｈ”レベルへ変化すると、インバータ７の出力はその
逆忙変化する。しかしクロックφは′″Ｌ′″Ｌ′″レ
ベルで、この変化は次段に伝わらない。ｄ′点において
も同様である。つまり、２ＡＮＤ２ＮＯＲ８，９の出力
は、クロックφが″″Ｌ″Ｌ″レベル前回の”Ｈ“レベ
ルの切開の最後の値を保持している。ｅ′点において、
クロックφが”Ｈ“レベルになると、その晴の入力ＩＮ
が堆り込遣れ、２ＡＮＤ２ＮＯＲ８の出力力げＬ“レベ
ルに変化し、それにより２ＡＮＤ２ＮＯＲ９の出力は”
Ｈ“レベルに変化する。ｆ点において、非同期入力ＩＮ
のレベルが′″Ｈ′→“Ｌ−−＋“Ｈ“と変化するノイ
ズのような短い波形が現れると、インバータフの出力は
逆相に変化し、クロックφは＠Ｈ′″レベルであるから
２ＡＮＤ２ＮＯＲ９の出力が＠Ｈ“→“Ｌ”→”Ｈ”の
変化を起こす。
これＫより、２ＡＮＤ２ＮＯＲ８の出力にも〔ヒゲ〕が
出来る。ｇ′点において、非同期入力ＩＮのレベルがＨ
′″→″′Ｌ”→”Ｉ−１°と変化するノイズのような
短い波形が現れると、インバータ７の出力はとの逆相に
変化し、クロックφが”Ｈ”レベルであるから、この変
化が伝わって２ＡＮＤ２ＮＯＲ９の出力はまず′″Ｌ”
レベルへ、それＫよって２ＡＮＤ２ＮＯＲ８の出力は″
′Ｈ″レベルへ変化する。しかし、非同期入力ＩＮが′
″Ｌ”レベルへ戻ろうとした時には、クロックφはＬ”
レベルとなっているので、これらの変化は伝わらず、２
ＡＮＤ２ＮＯＲ９の出力は″′Ｌ″レベルのまま、２Ａ
ＮＤ２ＮＯＲ出力８はＨ“レベルのまま保持してしまう
。
出来る。ｇ′点において、非同期入力ＩＮのレベルがＨ
′″→″′Ｌ”→”Ｉ−１°と変化するノイズのような
短い波形が現れると、インバータ７の出力はとの逆相に
変化し、クロックφが”Ｈ”レベルであるから、この変
化が伝わって２ＡＮＤ２ＮＯＲ９の出力はまず′″Ｌ”
レベルへ、それＫよって２ＡＮＤ２ＮＯＲ８の出力は″
′Ｈ″レベルへ変化する。しかし、非同期入力ＩＮが′
″Ｌ”レベルへ戻ろうとした時には、クロックφはＬ”
レベルとなっているので、これらの変化は伝わらず、２
ＡＮＤ２ＮＯＲ９の出力は″′Ｌ″レベルのまま、２Ａ
ＮＤ２ＮＯＲ出力８はＨ“レベルのまま保持してしまう
。
このように従来の回路では、クロックφが”Ｈ″レベル
期間であれば、ノイズのような信号も次段の回路に＠播
してしまう。
期間であれば、ノイズのような信号も次段の回路に＠播
してしまう。
前述した従来の半導体集積回路におりる非同期同期化回
路は、りａツクφが“Ｈ“レベルの期間は、どのような
入力も受は付けるので、第４図の様に正常信号だけでな
くノイズのように短い異常信号をも伝播させ、また図中
ｇ′点のようにクロックφの立ち下がり付近で入力に異
常信号があると、出力Ｆｃ誤っ走レベルが伝播され、後
に続く内部回路に誤動作をさせるという欠点がある。
路は、りａツクφが“Ｈ“レベルの期間は、どのような
入力も受は付けるので、第４図の様に正常信号だけでな
くノイズのように短い異常信号をも伝播させ、また図中
ｇ′点のようにクロックφの立ち下がり付近で入力に異
常信号があると、出力Ｆｃ誤っ走レベルが伝播され、後
に続く内部回路に誤動作をさせるという欠点がある。
本発明の目的は、このような欠点を除くため、ノイズの
ような歿い入力信号を内部回路に伝播させることなく、
非同期の入力信号を同期化する非同期同期化回路を提供
することにある。
ような歿い入力信号を内部回路に伝播させることなく、
非同期の入力信号を同期化する非同期同期化回路を提供
することにある。
本発明の非同期同期化回路の構成は、外部からの非同期
入力色゛＋１）を入力とするディレィ回路と、前記ディ
レィ回路の出力と前記入力信号とを入力とするＮＡＮＤ
ゲート及びＮＯＲゲートと、前記ＮＡＮＤゲートの出力
を入力とするインバータと、前記インバータの出力をセ
ット入力、前記ＮＯＲゲートの出力をリセット入力とし
、かつクロック信号に同期するＲＳフリップ７０ツブと
を備えたことを特徴とする。
入力色゛＋１）を入力とするディレィ回路と、前記ディ
レィ回路の出力と前記入力信号とを入力とするＮＡＮＤ
ゲート及びＮＯＲゲートと、前記ＮＡＮＤゲートの出力
を入力とするインバータと、前記インバータの出力をセ
ット入力、前記ＮＯＲゲートの出力をリセット入力とし
、かつクロック信号に同期するＲＳフリップ７０ツブと
を備えたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の非同期同期化回路を示すブ
ロック図、第２図は第１図の回路の動作を示す動作波形
図である。
ロック図、第２図は第１図の回路の動作を示す動作波形
図である。
第１図において、本実施例の非同期同期化回路は、外部
非同期入力信号ＩＮを入力とするディレィ回路１と、外
部非同期信号ＩＮとディレィ回路１の出力とを入力とす
る２ＮＡＮＤ（ゲート〕２と、２ＮＯＲ（ゲート）と、
２ＮＡＮＤ２の出力を入力とするインバータ３と、クロ
ック同期型ＲＳフリップフロップ１Ｇとを備え、このフ
リップフロップ１０は、一対の２ＡＮＤ２ＮＯＲ５，６
を有し、２ＮＯＲ４の出力とクロックφとを２人ＮＤ２
ＮＯＲ６の入力に、インバータ３の出力とクロックφと
を２ＡＮＤ２ＮＯＲ５の入力になるように構成され、２
ＡＮＤ２ＮＯＲ６の出力Ｑが、出力ＯＵＴとして内部回
路へ接続される。
非同期入力信号ＩＮを入力とするディレィ回路１と、外
部非同期信号ＩＮとディレィ回路１の出力とを入力とす
る２ＮＡＮＤ（ゲート〕２と、２ＮＯＲ（ゲート）と、
２ＮＡＮＤ２の出力を入力とするインバータ３と、クロ
ック同期型ＲＳフリップフロップ１Ｇとを備え、このフ
リップフロップ１０は、一対の２ＡＮＤ２ＮＯＲ５，６
を有し、２ＮＯＲ４の出力とクロックφとを２人ＮＤ２
ＮＯＲ６の入力に、インバータ３の出力とクロックφと
を２ＡＮＤ２ＮＯＲ５の入力になるように構成され、２
ＡＮＤ２ＮＯＲ６の出力Ｑが、出力ＯＵＴとして内部回
路へ接続される。
本実施例の動作を、第２図の動作波形図も用いて説明す
る。
る。
外部より入力された非同期信号ＩＮは、ディレィ回路１
を介して、第２図のディレィ１の出力のように１ディレ
ィ回路１の遅延時間を公達れた同相の波形となる。ａＡ
において、非同期信号ＩＮが”Ｈ“から”Ｌ”レベルへ
変化すると、インバータ３の出力は′″Ｈ”レベルから
＠Ｌルベルへ変化する。ａ点によるディレィ１の出力の
変化で、２ＮＯＲ４の出力は”Ｌ”レベルから＠Ｈ″レ
ベルへ変化する。クロックφは”Ｈ”レベルであるから
、２ＮＯＲ４の出力の波形変化が伝わり、２ＡＮＤＮＯ
Ｉ（６の出力が′″Ｌ″Ｌ″レベル、これにより２ＡＮ
Ｄ２ＮＯＲ５の出力が＠Ｈ”レベルになる。ｂ点におい
て、非同期信号ＩＮのレベルが”Ｌ”→Ｉｔ Ｈ＠→″
′Ｌ′″となる短いノイズのような波形が現れると、２
ＮＯＲ４の出力は′″Ｈ”→＠Ｌ”→“Ｈ“と変化し、
またｂ点によるディレィ１の出力の変化でも同様に変化
する。そして、クロックφは＠Ｈ″レベルなので、２Ｎ
ＯＲ４の出力の変化は次段へ伝えられるが、インバータ
３の出力は変化しないので、２ＡＮＤ２ＮＯＲ５の山背
も変化せず、２ＡＮＤ２ＮＯＲ５の出力の１Ｈ“レベル
保持によって、２ＡＮＤ２ＮＯＲ６の出力も保持される
。Ｃ点において、非同期信号ＩＮのレベルがＬ＠→′″
Ｈ“と変化すると、２ＮＯＲ４の出力は”Ｌ”レベルへ
と変化し、Ｃ点によるディレィ１の出力の変化によって
インバータ３の出力は“Ｈ”レベルへと変化する。しか
し、これらの変化はクロックφが”Ｌ”レベルなので次
段には伝えられず、２ＡＮＤ２ＮＯＲ５，６の出力は変
化しない。ｄ点におけるＨ”→′″Ｌ”→”Ｈ”の変化
も、インバータ３の出力には伝えられるが、同様に次段
には伝わらない。つまり、２ＡＮＤ２ＮＯＲ５，６から
なるフリップフロップは、クロックφが”Ｌ″レベル期
間は前回、“Ｈ”レベルであった期間の最後の直ン保持
する。
を介して、第２図のディレィ１の出力のように１ディレ
ィ回路１の遅延時間を公達れた同相の波形となる。ａＡ
において、非同期信号ＩＮが”Ｈ“から”Ｌ”レベルへ
変化すると、インバータ３の出力は′″Ｈ”レベルから
＠Ｌルベルへ変化する。ａ点によるディレィ１の出力の
変化で、２ＮＯＲ４の出力は”Ｌ”レベルから＠Ｈ″レ
ベルへ変化する。クロックφは”Ｈ”レベルであるから
、２ＮＯＲ４の出力の波形変化が伝わり、２ＡＮＤＮＯ
Ｉ（６の出力が′″Ｌ″Ｌ″レベル、これにより２ＡＮ
Ｄ２ＮＯＲ５の出力が＠Ｈ”レベルになる。ｂ点におい
て、非同期信号ＩＮのレベルが”Ｌ”→Ｉｔ Ｈ＠→″
′Ｌ′″となる短いノイズのような波形が現れると、２
ＮＯＲ４の出力は′″Ｈ”→＠Ｌ”→“Ｈ“と変化し、
またｂ点によるディレィ１の出力の変化でも同様に変化
する。そして、クロックφは＠Ｈ″レベルなので、２Ｎ
ＯＲ４の出力の変化は次段へ伝えられるが、インバータ
３の出力は変化しないので、２ＡＮＤ２ＮＯＲ５の山背
も変化せず、２ＡＮＤ２ＮＯＲ５の出力の１Ｈ“レベル
保持によって、２ＡＮＤ２ＮＯＲ６の出力も保持される
。Ｃ点において、非同期信号ＩＮのレベルがＬ＠→′″
Ｈ“と変化すると、２ＮＯＲ４の出力は”Ｌ”レベルへ
と変化し、Ｃ点によるディレィ１の出力の変化によって
インバータ３の出力は“Ｈ”レベルへと変化する。しか
し、これらの変化はクロックφが”Ｌ”レベルなので次
段には伝えられず、２ＡＮＤ２ＮＯＲ５，６の出力は変
化しない。ｄ点におけるＨ”→′″Ｌ”→”Ｈ”の変化
も、インバータ３の出力には伝えられるが、同様に次段
には伝わらない。つまり、２ＡＮＤ２ＮＯＲ５，６から
なるフリップフロップは、クロックφが”Ｌ″レベル期
間は前回、“Ｈ”レベルであった期間の最後の直ン保持
する。
そしてＣ点においては、クロックφが＠Ｌ”から”Ｈ”
レベルへ変化し、それによってインバータ３の出力の７
１（”レベルが取り込まれ、２ＡＮＤ２ＮＯＲ５の出力
が”Ｌ“レベルへと変化し、またこれによって２ＡＮＤ
２ＮＯＲ６の出力が′″Ｉ（”レベルへと変化する。ｄ
点のディレィｌの出力、ｆ点の非同期入力ＩＮ％ ｆ点
のディレィ１の出力やｇ点の非同期入力ＩＮの５Ｉ（”
→＠Ｌ°→″’Ｈ”なるレベルの変化をする短いノイズ
のような波形は、インバータ３の出力の波形にそのまま
影りするが、２ＮｏＲ４の出力は影響は無く変化しない
。
レベルへ変化し、それによってインバータ３の出力の７
１（”レベルが取り込まれ、２ＡＮＤ２ＮＯＲ５の出力
が”Ｌ“レベルへと変化し、またこれによって２ＡＮＤ
２ＮＯＲ６の出力が′″Ｉ（”レベルへと変化する。ｄ
点のディレィｌの出力、ｆ点の非同期入力ＩＮ％ ｆ点
のディレィ１の出力やｇ点の非同期入力ＩＮの５Ｉ（”
→＠Ｌ°→″’Ｈ”なるレベルの変化をする短いノイズ
のような波形は、インバータ３の出力の波形にそのまま
影りするが、２ＮｏＲ４の出力は影響は無く変化しない
。
クロックφは“Ｈ”レベルであるので、この変化は次段
に伝わるが、２ＮＯＲ４の出力が変化［７ないので、２
ＡＮＤ２ＮＯｆｔ６の出力は変化せず、これによって２
ＡＮＤ２ＮＯＲ５の出力も変化しない。
に伝わるが、２ＮＯＲ４の出力が変化［７ないので、２
ＡＮＤ２ＮＯｆｔ６の出力は変化せず、これによって２
ＡＮＤ２ＮＯＲ５の出力も変化しない。
従って、本実施例の回路を使用することにより、非同期
信号にノイズが生じてもディレィ回路の遅延時間ｔより
短いノイズの場合、ノイズに影響されない同期化された
信号を得ることができる。
信号にノイズが生じてもディレィ回路の遅延時間ｔより
短いノイズの場合、ノイズに影響されない同期化された
信号を得ることができる。
以上説明したように、本発明は、外部非同期入力信号に
ノイズのような短い河号が含まれていても、内部回路へ
伝播させないで同期化することによ抄、内部回路の誤動
作を防ぐことがでさるという効果がある。
ノイズのような短い河号が含まれていても、内部回路へ
伝播させないで同期化することによ抄、内部回路の誤動
作を防ぐことがでさるという効果がある。
第１図は本発明の一実施例の非同期同期化回路を示すブ
ロック図、第２図は第１図の回路の動作を示す動作波形
図、第３図は従来の半導体集積回路の非同期同ｖ１１ヒ
回路の初段のブロック図、第４図は第３図の回路の動作
を示す動作波形図であるうＩＮ・・・・・非同期入力信
号、φ・・・・・クロック信号、１・・・・・・ディレ
ィ回路、２・・・・・２人力ＮＡＮＤ、３゜７・・・・
・インバータ、４・・・・・・２人力ＮＯＲ，５，６゜
８．９・・・・・・２ＡＮＤ２ＮＯＲ，１０・・・・・
クロック同期型ＲＳ Ｆ ／ Ｆ ％ａ 、ｂ ｔ Ｃ
＋ ｄ ＋ ｅ ＋ ｆ ＊ ｇ及びａ’ ＋ ｂ’
＊ Ｃ’Ｈｄ’ｌ ｅ’ｅ ｆ ’＋ Ｒ”” ’−’
ｇ号の変化点、ｔ ・・・・ディレィ回路の遅延時間。
ロック図、第２図は第１図の回路の動作を示す動作波形
図、第３図は従来の半導体集積回路の非同期同ｖ１１ヒ
回路の初段のブロック図、第４図は第３図の回路の動作
を示す動作波形図であるうＩＮ・・・・・非同期入力信
号、φ・・・・・クロック信号、１・・・・・・ディレ
ィ回路、２・・・・・２人力ＮＡＮＤ、３゜７・・・・
・インバータ、４・・・・・・２人力ＮＯＲ，５，６゜
８．９・・・・・・２ＡＮＤ２ＮＯＲ，１０・・・・・
クロック同期型ＲＳ Ｆ ／ Ｆ ％ａ 、ｂ ｔ Ｃ
＋ ｄ ＋ ｅ ＋ ｆ ＊ ｇ及びａ’ ＋ ｂ’
＊ Ｃ’Ｈｄ’ｌ ｅ’ｅ ｆ ’＋ Ｒ”” ’−’
ｇ号の変化点、ｔ ・・・・ディレィ回路の遅延時間。
Claims (1)
- 外部からの非同期入力信号を入力とするディレィ回路と
、前記ディレィ回路の出力と前記入力信号とを入力とす
るＮＡＮＤゲート及びＮＯＲゲートと、前記ＮＡＮＤゲ
ートの出力を入力とするインバータと、前記インバータ
の出力をセット入力、前記ＮＯＲゲートの出力をリセッ
ト入力とし、かつクロック信号に同期するＲＳフリップ
フロップとを備えたことを特徴とする非同期同期化回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27693589A JPH03139010A (ja) | 1989-10-23 | 1989-10-23 | 非同期同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27693589A JPH03139010A (ja) | 1989-10-23 | 1989-10-23 | 非同期同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139010A true JPH03139010A (ja) | 1991-06-13 |
Family
ID=17576460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27693589A Pending JPH03139010A (ja) | 1989-10-23 | 1989-10-23 | 非同期同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139010A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100920832B1 (ko) * | 2007-11-12 | 2009-10-08 | 주식회사 하이닉스반도체 | Ｄｆｌｏｐ 회로 |
-
1989
- 1989-10-23 JP JP27693589A patent/JPH03139010A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100920832B1 (ko) * | 2007-11-12 | 2009-10-08 | 주식회사 하이닉스반도체 | Ｄｆｌｏｐ 회로 |
| US7764100B2 (en) | 2007-11-12 | 2010-07-27 | Hynix Semiconductor Inc. | DFLOP circuit for an externally asynchronous-internally clocked system |
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