JPS598040A - マイクロコンピユ−タの入力信号同期回路 - Google Patents
マイクロコンピユ−タの入力信号同期回路Info
- Publication number
- JPS598040A JPS598040A JP11722682A JP11722682A JPS598040A JP S598040 A JPS598040 A JP S598040A JP 11722682 A JP11722682 A JP 11722682A JP 11722682 A JP11722682 A JP 11722682A JP S598040 A JPS598040 A JP S598040A
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- Japan
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- signal
- circuit
- output
- timing
- microcomputer
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はマイクロコンピータ等の信号入力回路に使用
されるもので、特にコンビーータの内部動作タイミング
１６号に対して非同期で入力される外部信号を適当なタ
イミング回路を通すことによシ内部動作タイミング伯号
と同期させるようにしたマイクロコンピュータの入力信
号同期回路に関する。
されるもので、特にコンビーータの内部動作タイミング
１６号に対して非同期で入力される外部信号を適当なタ
イミング回路を通すことによシ内部動作タイミング伯号
と同期させるようにしたマイクロコンピュータの入力信
号同期回路に関する。
従来のマイクロコンピュータのイニシャライズ信号（Ｉ
ＮＩＴ）の入力回路を第１図に示す。同図において、マ
イクロコンピュータのイニシャライズ信号（ＩＮＩＴ）
はインバータ１１を介してタイミング回路１２に入力さ
れる。上記タイミング回路１２はマイクロコンピュータ
のリセット信号Ｒを出力する。
ＮＩＴ）の入力回路を第１図に示す。同図において、マ
イクロコンピュータのイニシャライズ信号（ＩＮＩＴ）
はインバータ１１を介してタイミング回路１２に入力さ
れる。上記タイミング回路１２はマイクロコンピュータ
のリセット信号Ｒを出力する。
第１図の回路の動作を第３図のタイミングチャートを参
照しながら説明する。電源ｖＤＤが低下してマイクロコ
ンピュータが第３図囚に示すようにスタンバイモードａ
に入力、再び、電源ｖＤＤが上昇して動作が開始した場
合に、電源ｖＤＤ上昇後発振が安定するまでの間第３図
（Ｂ）に示すようにタイミング信号φは不定となる。こ
のようにタイミング信号φが不定の状態においＸ１イニ
シャライズ信号（ＩＮＩＴ）が入力されても第３図（１
））に示すようにリセット信号Ｒは不定となるためマイ
クロコンピュータの状態が不定となってしまうという欠
点がめった。
照しながら説明する。電源ｖＤＤが低下してマイクロコ
ンピュータが第３図囚に示すようにスタンバイモードａ
に入力、再び、電源ｖＤＤが上昇して動作が開始した場
合に、電源ｖＤＤ上昇後発振が安定するまでの間第３図
（Ｂ）に示すようにタイミング信号φは不定となる。こ
のようにタイミング信号φが不定の状態においＸ１イニ
シャライズ信号（ＩＮＩＴ）が入力されても第３図（１
））に示すようにリセット信号Ｒは不定となるためマイ
クロコンピュータの状態が不定となってしまうという欠
点がめった。
この発明は上記の点に鑑みてなされたもので、その目的
はマイクロコンピュータがスタンバイモードよシミ源Ｖ
ＤＤが上昇して発振が不安定な状態においても確実にマ
イクロコノピータをリセット状態にすることができるマ
イクロコノピユータの入力信刀同期回路を提供する仁と
にある。
はマイクロコンピュータがスタンバイモードよシミ源Ｖ
ＤＤが上昇して発振が不安定な状態においても確実にマ
イクロコノピータをリセット状態にすることができるマ
イクロコノピユータの入力信刀同期回路を提供する仁と
にある。
ＣＰＵ （中央処理装置）の外部よシ人力ａれるＣＰＵ
内部何号とは非同期な１Ｈ号を適当なタイミング回路を
通した侶ちと、そのままの信号を１つのフリツノフロッ
グのそれ七れのセット、リセット入力に加えて内部信号
に同期した信号にすると同時に、タイミング回路に加え
られるタイミング１百号が不定の状態においても内部に
入力される信号を偽足させている。
内部何号とは非同期な１Ｈ号を適当なタイミング回路を
通した侶ちと、そのままの信号を１つのフリツノフロッ
グのそれ七れのセット、リセット入力に加えて内部信号
に同期した信号にすると同時に、タイミング回路に加え
られるタイミング１百号が不定の状態においても内部に
入力される信号を偽足させている。
イズ信号（ＩＮｔｒ）はインバータ２ノを弁してタイミ
ング回路２２に入力されると共に、ナンド回路２３に入
力される。上記タイミング回路２２に入力された信号（
ＩＮＩＴ）は内部タイミング信号φに同期した信号（Ｉ
ＮＩＴＸ）に変換されて出力される。ここで、タイミン
グ信号φが正常に出ている場合には信号（ＩＮＩＴＸ）
の方が信号（１＋ＮＩＴ）よりも常に遅れている。そし
て、上記タイミング回路２２の出力１ｇ号（ＩＮＩＴＸ
）はインバータ２４を介してカント回路２５に入力ａれ
る。上記す／ド回路２３の出力１言号は上記ナンド回路
２５に入力され、上記ナンド回路２５の出力信号は上記
ナンド回路２３に人力される。そして、上記ナンド回路
２５の出力はリセット信号Ｒとして用いられる。
ング回路２２に入力されると共に、ナンド回路２３に入
力される。上記タイミング回路２２に入力された信号（
ＩＮＩＴ）は内部タイミング信号φに同期した信号（Ｉ
ＮＩＴＸ）に変換されて出力される。ここで、タイミン
グ信号φが正常に出ている場合には信号（ＩＮＩＴＸ）
の方が信号（１＋ＮＩＴ）よりも常に遅れている。そし
て、上記タイミング回路２２の出力１ｇ号（ＩＮＩＴＸ
）はインバータ２４を介してカント回路２５に入力ａれ
る。上記す／ド回路２３の出力１言号は上記ナンド回路
２５に入力され、上記ナンド回路２５の出力信号は上記
ナンド回路２３に人力される。そして、上記ナンド回路
２５の出力はリセット信号Ｒとして用いられる。
次に、上記のように楕成されたこの兜明の動作を説明す
る。まず、信号ＬＮＩＴが“１”のときは ゛インバー
タ２ノの出力（ＩＮＩＴ）はｏ”となる。このため、ナ
ンド回路２３の出力はｌ″′となる。
る。まず、信号ＬＮＩＴが“１”のときは ゛インバー
タ２ノの出力（ＩＮＩＴ）はｏ”となる。このため、ナ
ンド回路２３の出力はｌ″′となる。
このため、ナンド回路２５の出力はインバータ２４の出
力状態によって決まり、通常はこり信号が“１”のまま
のためリセット信号Ｒは”０″状態である。次に、侶゛
号ＩＮＩＴが”０″となるとインパ〜り２１の出力（Ｉ
ＮＩＴ）はｌ＃となるが、ナンド回路２５の出力が０＃
のため、ナンド回路２３の出力は“１”状態を維持して
いる。そして、上記ＩＮＩＴ信号よυ遅れてタイミング
回路２２の出力（ＩＮＩＴＸ）が”１”となると、ナン
ド回路２５には“０＃信号が入力されるためナンド°回
路２５の出力は“１＃となる。つまシ、リセット信号Ｒ
が″１＃となる。このように、リセット伯゛号Ｒが変化
するタイミングは常にタイミング回路２２の出力（ＩＮ
ＩＴＸ）の変化するタイミングに等しい。
力状態によって決まり、通常はこり信号が“１”のまま
のためリセット信号Ｒは”０″状態である。次に、侶゛
号ＩＮＩＴが”０″となるとインパ〜り２１の出力（Ｉ
ＮＩＴ）はｌ＃となるが、ナンド回路２５の出力が０＃
のため、ナンド回路２３の出力は“１”状態を維持して
いる。そして、上記ＩＮＩＴ信号よυ遅れてタイミング
回路２２の出力（ＩＮＩＴＸ）が”１”となると、ナン
ド回路２５には“０＃信号が入力されるためナンド°回
路２５の出力は“１＃となる。つまシ、リセット信号Ｒ
が″１＃となる。このように、リセット伯゛号Ｒが変化
するタイミングは常にタイミング回路２２の出力（ＩＮ
ＩＴＸ）の変化するタイミングに等しい。
つ葦シ、上記信号Ｉ Ｎ Ｉ ＴＸはタイミング信号φ
に同期しているためリセット１ｄ号Ｒはタイミング信号
φに同期して変化することになる。このようすは、第４
図（Ｊ３）のタイミング１６号φと非回期の同図（Ｃ）
に示したイニシャライズ信号１＋ＮＩＴが入力された場
合には同図（Ｄ）に示すようにリセット信号Ｒは上ｄ己
タイミング１ｄ号φと同期したものとなる。
に同期しているためリセット１ｄ号Ｒはタイミング信号
φに同期して変化することになる。このようすは、第４
図（Ｊ３）のタイミング１６号φと非回期の同図（Ｃ）
に示したイニシャライズ信号１＋ＮＩＴが入力された場
合には同図（Ｄ）に示すようにリセット信号Ｒは上ｄ己
タイミング１ｄ号φと同期したものとなる。
次に、イニシャライズ信号ＩＮＩ Ｔが“０″状態で、
リセット信号Ｒが”ｌ”状態において、Ｔｈ［、Ｖ。Ｄ
が低下してスタンバイモードｂに人力、δらに電源ｖＤ
Ｄが上昇した場合にはタイミング信号φが不定の間はタ
イミング回路２２の出力ＩＮＩＴＸは不定なものとなる
。しかし、上記イニシャライズ信号ＩＮＩＴが”０″で
あればインバータ２）の出力ＩＮＩＴが１１”、リセッ
ト信号Ｒが１１”であるためにナンド回路２３の出力が
′Ｏ”となる、このため、インバータ２４を介して人力
される信号の状態に無関係にリセッ）（ぎ号Ｒを”１”
に保つことができる。つまυ、第４図（Ｂ）に示すよう
にタイミング信号φが不定の状態であっても同図（Ｄ）
に示すようにリセット１６号Ｒを確定させることができ
る。
リセット信号Ｒが”ｌ”状態において、Ｔｈ［、Ｖ。Ｄ
が低下してスタンバイモードｂに人力、δらに電源ｖＤ
Ｄが上昇した場合にはタイミング信号φが不定の間はタ
イミング回路２２の出力ＩＮＩＴＸは不定なものとなる
。しかし、上記イニシャライズ信号ＩＮＩＴが”０″で
あればインバータ２）の出力ＩＮＩＴが１１”、リセッ
ト信号Ｒが１１”であるためにナンド回路２３の出力が
′Ｏ”となる、このため、インバータ２４を介して人力
される信号の状態に無関係にリセッ）（ぎ号Ｒを”１”
に保つことができる。つまυ、第４図（Ｂ）に示すよう
にタイミング信号φが不定の状態であっても同図（Ｄ）
に示すようにリセット１６号Ｒを確定させることができ
る。
以上詳述したようにこの発明によれは、マイクロコンピ
ュータの内部動作タイミング信号に対して非同期で入力
される外部ｌｌｉ号を内部動作タイミング信号と同期さ
せるようにしたのでマイクロコンピュータの誤動作を防
止させることができる。
ュータの内部動作タイミング信号に対して非同期で入力
される外部ｌｌｉ号を内部動作タイミング信号と同期さ
せるようにしたのでマイクロコンピュータの誤動作を防
止させることができる。
第１図は従来のマイクロコンピータの入力回路を示す図
、第３図は従来のマイクロコンピュータの入力回路の動
作を示すタイミング図、第２図はこの発明の一実施例１
示すマイクロコンピュータの入力信号同期回路を示す図
、第４図は同実施例の動作を示すタイミング図である。 ２１．２４・・・インバータ、２２・・・タイミング回
路、２３．２５・・・ナンド回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 φ 第２図 φ
、第３図は従来のマイクロコンピュータの入力回路の動
作を示すタイミング図、第２図はこの発明の一実施例１
示すマイクロコンピュータの入力信号同期回路を示す図
、第４図は同実施例の動作を示すタイミング図である。 ２１．２４・・・インバータ、２２・・・タイミング回
路、２３．２５・・・ナンド回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 φ 第２図 φ
Claims (1)
- 内部タイミング信号に非同期な外部入力信号を内部タイ
ミング信号に同期しり１６号に変換する同期回路を備え
たマイクロコンピュータにおいて、上記同期回路の出力
１１１にセット−リセット型フリップフロッグを設け、
上記フリ、グフロッグの一方の入力端に内部タイミング
４８号に非同期な外部入力信号を入力させ、上記フリラ
グフロップの他方の入力端に上記同期回路の出力を人力
させるようにしたことを特徴とするマイクロコンピュー
タの入力信号同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11722682A JPS598040A (ja) | 1982-07-06 | 1982-07-06 | マイクロコンピユ−タの入力信号同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11722682A JPS598040A (ja) | 1982-07-06 | 1982-07-06 | マイクロコンピユ−タの入力信号同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598040A true JPS598040A (ja) | 1984-01-17 |
Family
ID=14706506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11722682A Pending JPS598040A (ja) | 1982-07-06 | 1982-07-06 | マイクロコンピユ−タの入力信号同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6274986A (ja) * | 1985-09-30 | 1987-04-06 | Ricoh Co Ltd | 白色エレクトロルミネツセンス素子 |
-
1982
- 1982-07-06 JP JP11722682A patent/JPS598040A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6274986A (ja) * | 1985-09-30 | 1987-04-06 | Ricoh Co Ltd | 白色エレクトロルミネツセンス素子 |
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