JPS6136413B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はMOSトランジスタによつて構成し
たバイナリカウンタ回路の改良に関する。 第１図は前段のＱ，出力信号を後段の入力ク
ロツクパルスφ，とする如く、複数のバイナリ
カウンタ１ａ，１ｂ，１ｃ，………を縦列接続し
て構成したカウンタ回路を示すものである。ま
た、第２図はセツト・リセツト機能を有する複数
のバイナリカウンタ２ａ，２ｂ，２ｃ，………
を、これも第１図と同様に前段のＱ，出力信号
を後段の入力クロツクパルスφ，とする如く縦
列接続して構成したセツト・リセツト型のカウン
タ回路を示すものである。そして第２図において
各段に一対に設けられているノアゲート３ａ，４
ａ，３ｂ，４ｂ，３ｃ，４ｃ，………は、プリセ
ツト制御信号Prおよび各プリセツトデータPDa，
PDb，PDc，………のレベル状態に応じて、各バ
イナリカウンタ２ａ，２ｂ，２ｃ，………のセツ
ト端入力信号あるいはリセツト端入力信号を所定
レベルに設定するためのものである。 第３図は上記第１図のカウンタ回路を構成する
各バイナリカウンタの従来の構成を示すものであ
り、また第４図は上記第２図のカウンタ回路を構
成する各バイナリカウンタの従来の構成を示すも
のである。すなわち、従来、バイナリカウンタは
次のように構成されている。まずそのゲートに入
力クロツクパルスφが供給されるMOSトランジ
スタ１１の出力端信号はインバータ１２に供給さ
れ、さらにこのインバータ１２の出力信号Ａはそ
のゲートに反転クロツクパルスが供給される
MOSトランジスタ１３の入力端に供給される。
また上記MOSトランジスタ１３の出力端信号は
インバータ１４に供給され、このインバータ１４
の出力信号Ｂはインバータ１５に、さらにまたこ
のインバータ１５の出力信号はインバータ１６に
供給される。また上記インバータ１２の出力信号
Ａは、インバータ１７およびそのゲートに反転入
力クロツクパルスが供給されるMOSトランジ
スタ１８を直列に介して、インバータ１２の入力
端に帰還される。同様に上記インバータ１４の出
力信号Ｂは、インバータ１９およびそのゲートに
入力クロツクパルスφが供給されるMOSトラン
ジスタ２０を直列に介して、インバータ１４の入
力端に帰還される。また上記インバータ１９の出
力信号は上記MOSトランジスタ１１の入力端に
帰還される。そして上記インバータ１５，１６そ
れぞれからは、バイナリカウンタ信号Ｑ，が出
力されるようになつている。 一方、従来のセツト・リセツト機能を有するバ
イナリカウンタは次のように構成されている。ま
ずそのゲートに入力クロツクパルスφが供給され
るMOSトランジスタ２１の出力端信号はノアゲ
ート２２の一方入力端に供給され、さらにこのノ
アゲート２２の出力信号Ａはそのゲートに反転ク
ロツクパルスが供給されるMOSトランジスタ
２３の入力端に供給される。また上記MOSトラ
ンジスタ２３の出力端信号はノアゲート２４の一
方入力端に供給され、このノアゲート２４の出力
信号Ｂはインバータ２５に、さらにまたこのイン
バータ２５の出力信号はインバータ２６に供給さ
れる。また上記ノアゲート２２の出力信号Ａはノ
アゲート２７の一方入力端に供給され、さらにこ
のノアゲート２７の出力信号はそのゲートに反転
入力クロツクパルスが供給されるMOSトラン
ジスタ２８を介して、上記MOSトランジスタ２
１とノアゲート２２の一方入力端との接続点に帰
還される。同様に上記ノアゲート２４の出力信号
Ｂは、ノアゲート２９の一方入力端に供給され、
さらにこのノアゲート２９の出力信号はそのゲー
トに入力クロツクパルスφが供給されるMOSト
ランジスタ３０を介して、上記MOSトランジス
タ２３とノアゲート２４の一方入力端との接続点
に帰還される。また一対のノアゲート３１，３２
には、プリセツト時“０”となるプリセツト制御
信号Prが並列的に供給され、この一方のノアゲ
ート３１の他方入力端にはプリセツトデータPD
が、さらに他方のノアゲート３２の他方入力端に
は一方のノアゲート３１の出力信号がそれぞれ供
給される。そして上記一方のノアゲート３１の出
力信号は、前記ノアゲート２４，２７それぞれの
他方入力端に供給されるとともに、上記他方のノ
アゲート３２の出力信号は前記ノアゲート２２，
２９それぞれの他方入力端に供給される。そして
上記インバータ２５，２６それぞれからは、バイ
ナリカウント信号Ｑ，が出力されるようになつ
ている。 第５図は上記第３図のバイナリカウンタの動作
を示すタイミングチヤートであり、これ以後の説
明ではすべて正論理で行なう。いまMOSトラン
ジスタ１１の入力端信号が“１”となつていてφ
が“１”になると、MOSトランジスタ１１がオ
ンしてインバータ１２の出力信号Ａは“０”に設
定される。次にφが“０”に反転し逆にが
“１”に反転すると、MOSトランジスタ１８がオ
ンし、“０”となつているインバータ１２の出力
信号Ａはインバータ１７により“１”に反転され
てインバータ１２の入力端に帰還される。これに
よりインバータ１２の入力端信号はφの１ビツト
分“１”を保持し、さらに信号Ａはφの１ビツト
分“０”を保持する。一方が“１”に反転する
と、MOSトランジスタ１３がオンしてインバー
タ１４の出力信号Ｂは“１”に設定される。次に
が“０”に反転して逆にφが“１”に反転する
と、MOSトランジスタ２０がオンし、“１”とな
つているインバータ１４の出力信号Ｂはインバー
タ１９により“０”に反転されてインバータ１４
の入力端に帰還される。これによりインバータ１
４の入力端信号はの１ビツト分“０”を保持
し、さらに信号Ｂはの１ビツト分“１”を保持
する。この結果インバータ１５の出力信号として
得られる信号およびインバータ１６の出力信号
として得られる信号Ｑは、入力クロツクパルスφ
を1/2分周した信号として得られる。 第４図のバイナリカウントにおいてプリセツト
を行なわないとき、すなわちプリセツト制御信号
Prが“１”に設定されているときには、プリセ
ツトデータPDにかかわらず一対のノアゲート３
１，３２の出力信号はともに“０”となる。この
結果このノアゲート３１，３２の出力信号が供給
されるノアゲート２２，２４，２７，２９それぞ
れはインバータ動作をすることになるので、この
ときの動作は第５図に示すタイミングチヤートと
同様になる。またPr＝“０”、PD＝“０”に設定さ
れた場合、ノアゲート３１の出力信号が“１”
に、ノアゲート３２の出力信号が“０”に設定さ
れ、ノアゲート２２の出力信号Ａは“１”に、ノ
アゲート２４の出力信号Ｂは“０”に設定され
る。この結果は“１”に、Ｑは“０”にそれぞ
れ設定され、このバイナリカウンタはリセツト状
態となる。一方Pr＝“０”、PD＝“１”に設定され
た場合、今度はノアゲート３１の出力信号が
“０”に、ノアゲート３２の出力信号“１”に設
定され、ノアゲート２２の出力信号Ａは“０”
に、ノアゲート２４の出力信号Ｂは“１”に設定
される。この結果は“０”に、Ｑは“１”にそ
れぞれ設定され、このバイナリカウンタはセツト
状態となる。 ところで上記第３図および第４図において、イ
ンバータ１４の出力信号とインバータ１９の出力
信号、ノアゲート２４の出力信号とノアゲート２
９の出力信号それぞれは互いに逆相関係となるは
ずであるから、インバータ１４およびノアゲート
２４の出力信号それぞれをＱ、インバータ１９の
出力信号およびノアゲート２９の出力信号それぞ
れをとしても良いわけである。しかしながらイ
ンバータ１９あるいはノアゲート２９にはゲート
遅れ時間tdが存在するため、第６図に示すように
Ｑととの間でともに“１”となる状態が発生す
る。この状態が発生すると、複数個のバイナリカ
ウンタを継続接続したときに後段のバイナリカウ
ンタは誤動作を起こすことになる。したがつて従
来ではこの誤動作を防止するためにインバータ１
５，１６またはインバータ２５，２６を設けて
Ｑ，にともに“１”となる期間が存在しないよ
うにしているのである。ここで第３図に示す従来
のバイナリカウンタをすべてMOSトランジスタ
で構成したとすると、各インバータ１２，１４，
１５，１６，１７，１９ではそれぞれ負荷用の
MOSトランジスタと駆動用のMOSトランジスタ
を１個ずつ必要とするため、合計16個のMOSト
ランジスタが必要となる。一方、第４図に示すデ
ータプリセツト機能をもつ従来のバイナリカウン
タをすべてMOSトランジスタで構成したとする
と、各インバータ２５，２６では上記と同様にそ
れぞれ負荷用のMOSトランジスタと駆動用の
MOSトランジスタを１個ずつ必要とし、各ノア
ゲート２２，２４，２７，２９，３１，３２では
それぞれ負荷用のMOSトランジスタを１個、駆
動用のMOSトランジスタを２個ずつ必要とする
ため、合計26個のMOSトランジスタが必要とな
る。 このように従来では構成素子数が多くなつてし
まうといつた欠点があり、また素子数に比例して
消費電力が増加するために消費電力も多くなると
いう欠点もある。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、複数個
継続接続した際に後段の誤動作を防止することが
でき、従来に比較して構成素子数が少なく、した
がつて高集積化および低消費電力化するのに最適
なバイナリカウンタ回路を提供することにある。 以下、図面を参照してこの発明の一実施例を説
明する。第７図はこの発明の一実施例の構成を示
すものである。図においてそのゲートに入力クロ
ツクパルスφが供給されるMOSトランジスタ４
１の出力端信号Ａはインバータ４２に供給され、
さらにこのインバータ４２の出力信号Ｂはアンド
ゲート４３の一方入力端およびインバータ４４に
並列的に供給される。上記インバータ４４の出力
信号Ｃはそのゲートに反転クロツクパルスが供
給されるMOSトランジスタ４５の入力端および
アンドゲート４６の一方入力端に並列的に供給さ
れる。そして上記MOSトランジスタ４５の出力
端信号は上記インバータ４２の入力端に帰還され
る。また上記２つのアンドゲート４３，４６それ
ぞれの他方入力端には反転クロツクパルスが供
給される。上記２つのアンドゲート４３，４６そ
れぞれの出力信号は、一方の一つの入力端が他方
の出力端に接続される如く互いにたすきがけに接
続されてフリツプフロツプを構成する一方のノア
ゲート４７，４８それぞれのもう一つの入力端に
供給される。そして上記ノアゲート４８の出力信
号は上記MOSトランジスタ４１の入力端に供
給される。 すなわち、この実施例回路は、入力クロツクパ
ルスφによつて開閉制御される第１のMOSトラ
ンジスタ４１と、上記第１のMOSトランジスタ
４１の出力信号Ａを反転するMOS型の第１のイ
ンバータ４２と、上記第１のインバータ４２の出
力信号Ｂを反転するMOS型の第２のインバータ
４４と、上記入力クロツクパルスφの反転パルス
により開閉制御され、上記第２のインバータ４
４の出力端と上記第１のインバータ４２の入力端
との間に挿入された第２のMOSトランジスタ４
５と、上記第１のインバータ４２の出力信号Ｂが
供給され、上記入力クロツクパルスφの反転パル
スにより開閉制御されるMOS論理積ゲートと
しての第１のアンドゲート４３と、上記第２のイ
ンバータ４４の出力信号Ｃが供給され、上記入力
クロツクパルスφの反転パルスにより開閉制御
されるMOS論理積ゲートとしての第２のアンド
ゲート４６と、上記第１、第２のアンドゲート４
３，４６の出力信号それぞれを制御入力とする
MOS論理和ゲートとしての第１、第２のノアゲ
ート４７，４８からなるフリツプフロツプとを具
備し、上記フリツプフロツプのリセツト側出力信
号を上記第１のMOSトランジスタ４１の入力
信号として帰還するように構成されている。 次に上記のように構成された回路の動作を、第
８図に示すタイミングチヤートを用いて説明す
る。いまノアゲート４７，４８の出力Ｑ，がそ
れぞれ“０”、“１”となつていてφが“１”にな
ると、MOSトランジスタ４１がオンしてインバ
ータ４２の入力端信号Ａは“１”に設定される。
この後インバータ４２の出力信号Ｂは、このイン
バータ４２のゲート遅れ時間td₁遅れて“０”に
設定される。さらにこの後インバータ４４の出力
信号Ｃはtd₁遅れて“１”に設定される。次にφ
が“０”に反転し逆にが“１”に反転すると、
MOSトランジスタ４５がオンし、“１”となつて
いる上記インバータ４４の出力信号Ｃがインバー
タ４２の入力端に帰還される。これにより上記信
号Ａはφの１ビツト分“１”を保持し、信号Ｂは
これよりtd₁遅れてφの１ビツト分“０”を保持
し、さらに信号Ｃはこれよりtd₁遅れてφの１ビ
ツト分“１”を保持する。一方が“１”に反転
すると、すでにアンドゲート４６の一方入力端信
号Ｃは“１”に設定されているので、この後アン
ドゲート４６の出力信号は“１”に設定される。
アンドゲート４６の出力信号が“１”に設定され
ると、この後ノアゲート４８の出力信号は無条
件に“０”に設定される。このときアンドゲート
４３の出力信号はＢ＝“０”により“０”となる
ので、上記ノアゲート４８の出力信号が“０”
になつた後ノアゲート４７のゲート遅れ時間td₂
遅れて、ノアゲート４７の出力信号Ｑは“１”に
反転する。そして＝“１”、Ｑ＝“０”の状態は
次にが“１”に反転するまで保持される。 次にφ＝“１”の状態を経た後にが“１”に
反転する。このときにはすでにφ＝“１”により
各信号Ａ，Ｂ，Ｃはノアゲート４８の出力信号Ｑ
（＝“０”）を順次反転したものとなつているた
め、Ｂ＝“１”、＝“１”により今度はアンドゲ
ート４３の出力信号が“１”に設定される。アン
ドゲート４３の出力信号が“１”に設定される
と、この後ノアゲート４７の出力信号Ｑは無条件
に“０”に設定される。またこのときアンドゲー
ト４６の出力信号はＣ＝“０”により“０”とな
るので、上記ノアゲート４７の出力信号Ｑが
“０”になつた後ノアゲート４８のゲート遅れ時
間td₂遅れて、ノアゲート４８の出力信号は
“１”に反転する。以下、同様にφあるいはが
入力することにより、一対のノアゲート４７，４
８の出力信号Ｑ，はφ，の1/2分周信号とな
る。そして第８図から明らかなように、ノアゲー
ト４８の出力信号が“１”から“０”に反転し
てからノアゲート４７の出力信号Ｑが、ノアゲー
ト４７のゲート遅れ時間td₂分遅れて“０”から
“１”に反転し、今度はＱが“１”から“０”に
反転してからＱが、ノアゲート４８のゲート遅れ
時間td₂分遅れて“０”から“１”に反転するた
め、Ｑととの間でともに“１”となる状態は発
生しない。したがつて後段のバイナリカウンタが
誤動作を起こすことがなく、従来のようにＱと
の位相を合わすためのインバータを必要としな
い。 第９図はこの発明の他の実施例の構成を示すも
のであり、上記第７図に示すバイナリカウンタに
セツト・リセツト機能をもたせたものである。図
においてそのゲートに入力クロツクパルスφが供
給されるMOSトランジスタ５１の出力端信号
は、そのゲートにプリセツト制御信号Prの反転
信号すなわち反転プリセツト制御信号が供給
されるMOSトランジスタ５２の入力端に供給さ
れる。そして上記MOSトランジスタ５２の出力
端信号Ａはインバータ５３に供給される。さらに
このインバータ５３の出力信号Ｂはインバータ５
４および２つのアンドゲート５５，５６それぞれ
の一方入力端に供給される。上記インバータ５４
の出力信号Ｃはそのゲートに反転クロツクパルス
が供給されるMOSトランジスタ５７の入力端
および２つのアンドゲート５８，５９それぞれの
一方入力端に供給される。そして上記MOSトラ
ンジスタ５７の出力端信号は上記MOSトランジ
スタ５１の出力端とMOSトランジスタ５２の入
力端との接続点に供給される。また上記アンドゲ
ート５６，５９それぞれの他方入力端には反転ク
ロツクパルスが、上記アンドゲート５５，５８
それぞれの他方入力端にはプリセツト制御信号
Prが供給される。さらに上記アンドゲート５
５，５６の出力信号はともにノアゲート６０に供
給され、上記アンドゲート５８，５９の出力信号
はともにオアゲート６１に供給される。上記２つ
のノアゲート６０，６１は一方のもう一つの入力
端が他方の出力端に接続される如く、互いにたす
きがけ接続されてフリツプフロツプを構成してい
る。そして上記ノアゲート６１の出力信号は上
記MOSトランジスタ５１の入力端に供給され
る。またそのゲートにプリセツト制御信号Prが
供給されるとともにその入力端にプリセツトデー
タPDが供給されるMOSトランジスタ６２の出力
端信号は上記インバータ５３に供給される。なお
この回路においてはPr＝“１”のときプリセツト
可能状態となるものである。 すなわち、この実施例回路は、入力クロツクパ
ルスφによつて開閉制御される第１のMOSトラ
ンジスタ５１と、上記第１のMOSトランジスタ
５１の出力信号が入力され、プリセツト制御信号
Prの反転信号Prで開閉制御される第２のMOSト
ランジスタ５２と、上記第２のMOSトランジス
タ５２の出力信号を反転するMOS型の第１のイ
ンバータ５３と、上記第１のインバータ５３の出
力信号を反転するMOS型の第２のインバータ５
４と、上記第１及び第２のMOSトランジスタ５
１，５２の接続点と上記第２のインバータ５４の
出力端との間に挿入され、上記入力クロツクパル
スφの反転パルスにより開閉制御される第３の
MOSトランジスタ５７と、上記第２のインバー
タ５４の出力信号Ｃが供給され、上記プリセツト
制御信号Prによつて開閉制御されるMOS論理積
ゲートとしての第１のアンドゲート５８と、上記
第２のインバータ５４の出力信号Ｃが供給され、
上記入力クロツクパルスφの反転パルスによつ
て開閉制御されるMOS論理積ゲートとしての第
２のアンドゲート５９と、上記第１のインバータ
５３の出力信号Ｂが供給され、上記プリセツト制
御信号Prによつて開閉制御されるMOS論理積ゲ
ートとしての第３のアンドゲート５５と、上記第
１のインバータ５３の出力信号Ｂが供給され、上
記入力クロツクパルスφの反転パルスによつて
開閉制御されるMOS論理積ゲートとしての第４
のアンドゲート５６と、上記第１、第２のアンド
ゲート５８，５９の出力信号及び上記第３、第４
のアンドゲート５５，５６の出力信号それぞれ制
御入力とするMOS論理和ゲートとしての第１、
第２のノアゲート６１，６０からなるフリツプフ
ロツプと、プリセツトデータPDが供給され、上
記プリセツト制御信号Prによつて開閉制御され
かつ出力端が上記第１のインバータ５３の入力端
に接続された第４のMOSトランジスタ６２とを
具備し、上記フリツプフロツプのリセツト側出力
信号を上記第１のMOSトランジスタ５１の入
力信号として帰還するように構成されている。 次に上記のように構成された回路の動作を、第
１０図に示すタイミングチヤートを用いて説明す
る。まず非プリセツト時すなわちプリセツト制御
信号Prが“０”のとき、その入力端にプリセツ
トデータPDが供給されているMOSトランジスタ
６２はオフ、かつPrが供給されるアンドゲート
５５，５８は禁止状態になり、また＝“１”に
よりMOSトランジスタ５２はオンとなるので、
この回路は前記第７図と同じ構成となりしたがつ
て同様の動作をする。このときノアゲート６０，
６１の出力信号Ｑ，はクロツクパルスφあるい
は反転クロツクパルスを1/2分周したものとな
る。 次にプリセツトデータPDが“０”の状態でプ
リセツトがかけられると（Pr＝“１”）、MOSトラ
ンジスタ６２はオン、＝“０”によりMOSトラ
ンジスタ５２はオフとなる。MOSトランジスタ
６２がオンすることによりインバータ５３の入力
端信号Ａは“０”に設定される。この後インバー
タ５３のゲート遅れ時間td₁遅れてこのインバー
タ５３の出力信号Ｂは“１”に設定され、さらに
これよりインバータ５４のゲート遅れ時間td₁遅
れてこのインバータ５４の出力信号Ｃは“０”に
設定される。そしてこのときPr＝“１”、Ｂ＝
“１”により、アンドゲート５５の出力信号は
“１”に設定される。アンドゲート５５の出力信
号が“１”に設定されると、この後ノアゲート６
０の出力信号Ｑは無条件に“０”に設定される。
またこのときアンドゲート５８の出力信号は、
Pr＝“１”、Ｃ＝“０”により“０”に設定される
ので、上記ノアゲート６０の出力信号Ｑが“０”
になつた後、ノアゲート６１のゲート遅れ時間遅
れて、ノアゲート６１の出力信号は“１”に設
定される。なお第１０図ではプリセツトをかける
前のＱ，の状態が“０”、“１”それぞれである
ために、プリセツト後もＱ，は“０”、“１”そ
れぞれを保持する。この結果、このバイナリカウ
ンタはリセツトされたことになり、この状態はプ
リセツトが解除された後（Pr＝“０”）、が
“１”となるまで持続される。 またプリセツトデータPDが“１”の状態でプ
リセツトがかけられると（Pr＝“１”）、上記の場
合と同様に、MOSトランジスタ６２はオン、
MOSトランジスタ５２はオフとなり、インバー
タ５３の入力端信号Ａは“１”に設定される。こ
の後インバータ５３のゲート遅れ時間td₁遅れて
このインバータ５３の出力信号Ｂは“０”に設定
され、さらにこれよりインバータ５４のゲート遅
れ時間td₁遅れてこのインバータ５４の出力信号
Ｃは“１”に設定される。そしてこのときPr＝
“１”、Ｃ＝“１”により、アンドゲート５８の出
力信号は“１”に設定される。アンドゲート５８
の出力信号が“１”に設定されると、この後ノア
ゲート６１の出力信号は無条件に“０”に設定
される。またこのときアンドゲート５５の出力信
号は、Pr＝“１”、Ｂ＝“０”により“０”に設定
されるので、上記ノアゲート６１の出力信号が
“０”になつた後、ノアゲート６０のゲート遅れ
時間遅れて、ノアゲート６０の出力信号Ｑは
“１”に設定される。なお第１０図ではプリセツ
トをかける前のＱ，の状態が“１”、“０”それ
ぞれであるために、プリセツト後もＱ，は
“１”、“０”それぞれを保持する。この結果、こ
のバイナリカウンタはセツトされたことになり、
この状態はプリセツトが解除された後、が
“１”となるまで持続される。 このように上記実施例でも通常動作時（1/2分
周時）およびプリセツト時において、Ｑととの
間でともに“１”となる状態は発生せず、したが
つて後段のバイナリカウンタが誤動作を起こすこ
とがない。このために従来のようにＱとの位相
を合わすためのインバータを必要としない。 第１１図は前記第７図に示す実施例回路を実際
にＰチヤンネル及びＮチヤンネルMOSトランジ
スタを用いて構成した具体回路の一例を詳細に示
す構成図であり、第７図と対応する個所には同一
符号を付してある。図において抵抗接続された
MOSトランジスタ７１と、信号Ａをゲート入力
とするMOSトランジスタ７２は前記インバータ
４２を構成している。また抵抗接続されたMOS
トランジスタ７３と、信号Ｂをゲート入力とする
MOSトランジスタ７４は前記インバータ４４を
構成している。さらに信号Ｃをゲート入力とする
MOSトランジスタ７５と、反転クロツクパルス
をゲート入力とするMOSトランジスタ７６は
前記アンドゲート４６を構成している。そして信
号Ｂをゲート入力とするMOSトランジスタ７７
と、上記MOSトランジスタ７６とは前記アンド
ゲート４３を構成している。また抵抗接続された
MOSトランジスタ７８と、MOSトランジスタ７
９は前記ノアゲート４８を構成し、抵抗接続され
たMOSトランジスタ８０と、MOSトランジスタ
８１は前記ノアゲート４７を構成している。 このように上記回路はトランスフアーゲートと
しての２個のMOSトランジスタ４１，４５、負
荷抵抗としての４個のMOSトランジスタ７１，
７３，７８，８０および駆動用としての７個の
MOSトランジスタ７２，７４，７５，７６，７
７，７９，８１それぞれの計13個のMOSトラン
ジスタで構成することができる。これはデータプ
リセツト機能をもたない前記第３図の従来回路が
MOSトランジスタを16個必要としていたときと
比較して３個のMOSトランジスタを削減するこ
とができる。従つて、これに伴つて消費電力も減
少する。 また第１２図は前記第９図に示す実施例回路を
実際にＰチヤネル及びＮチヤネルMOSトランジ
スタを用いて構成した具体回路の一例を詳細に示
す構成図であり、第９図と対応する個所には同一
符号を付してある。図において抵抗接続された
MOSトランジスタ８２と、信号Ａをゲート入力
とするMOSトランジスタ８３は前記インバータ
５３を構成している。また抵抗接続されたMOS
トランジスタ８４と、信号Ｂをゲート入力とする
MOSトランジスタ８５は前記インバータ５４を
構成している。さらに信号Ｃをゲート入力とする
MOSトランジスタ８６と、プリセツト制御信号
Prをゲート入力とするMOSトランジスタ８７は
前記アンドゲート５８を構成している。そして上
記MOSトランジスタ８６と、反転クロツクパル
スをゲート入力とするMOSトランジスタ８８
は前記アンドゲート５９を構成している。また信
号Ｂをゲート入力とするMOSトランジスタ８９
と、反転クロツクパルスをゲート入力とする
MOSトランジスタ９０は前記アンドゲート５６
を構成している。さらにまた上記MOSトランジ
スタ８９と、プリセツト制御信号Prをゲート入
力とするMOSトランジスタ９１は前記アンドゲ
ート５５を構成している。そして抵抗接続された
MOSトランジスタ９２と、MOSトランジスタ９
３は前記ノアゲート６１を構成し、抵抗接続され
たMOSトランジスタ９４と、MOSトランジスタ
９５は前記ノアゲート６０を構成している。 このように上記回路はトランスフアーゲートと
しての４個のMOSトランジスタ５１，５２，５
７，６２、負荷抵抗としての４個のMOSトラン
ジスタ８２，８４，９２，９４および駆動用とし
ての10個のMOSトランジスタ８３，８５〜９
１，９３，９５それぞれの計18個のMOSトラン
ジスタで構成することができる。これはデータプ
リセツト機能をもつ前記第４図の従来回路が
MOSトランジスタを26個必要としていたときと
比較して８個のMOSトランジスタを削減するこ
とができる。従つて、これに伴い消費電力も減少
する。 さらに第１３図は前記第９図に示す実施例回路
を詳細に示す他の構成図であり、上記第１２図と
異なるところは、前記プリセツト制御信号Prを
ゲート入力とするMOSトランジスタ９６と、前
記信号Ｃをゲート入力とするMOSトランジスタ
９７とが前記アンドゲート５８を構成し、上記
MOSトランジスタ９６と、前記信号Ｂをゲート
入力とするMOSトランジスタ９８とが前記アン
ドゲート５５を構成し、前記反転クロツクパルス
をゲート入力とするMOSトランジスタ９９
と、前記信号Ｃをゲート入力とするMOSトラン
ジスタ１００とが前記アンドゲート５９を構成
し、さらに上記MOSトランジスタ９９と、前記
信号Ｂをゲート入力とするMOSトランジスタ１
０１とが前記アンドゲート５６を構成している点
にある。すなわち前記第１２図の場合、アンドゲ
ート５８，５９は信号Ｃをゲート入力とする
MOSトランジスタ８６を共有するとともに、ア
ンドゲート５５，５６は信号Ｂをゲート入力とす
るMOSトランジスタ８９を共有したが、この第
１３図の場合にはアンドゲート５５，５８でプリ
セツト制御信号Prをゲート入力とするMOSトラ
ンジスタ９６を共有させるとともに、アンドゲー
ト５６，５９で反転クロツクパルスをゲート入
力とするMOSトランジスタ９９を共有させるよ
うにしたものである。そしてこの場合にもこの回
路は、トランスフアーゲートとしての４個の
MOSトランジスタ５１，５２，５７，６２、負
荷抵抗としての４個のMOSトランジスタ８２，
８４，９２，９４および駆動用としての10個の
MOSトランジスタ８３，８５，９３，９５〜１
０１それぞれの計18個のMOSトランジスタで構
成することができ、この場合にも従来26個必要と
していたときと比較して８個のMOSトランジス
タを削減することができる。また消費電力も減少
する。 このようにこの発明によるバイナリカウンタで
は、最終段をフリツプフロツプで構成し、Ｑと
がともに“１”となる状態を発生しないようにし
たので、複数個継続接続した際に後段の誤動作を
防止することができる。しかも従来に比較して構
成素子数を削減することが可能なため、高集積化
および低消費電力化を実現することができる。

【図面の簡単な説明】

第１図はカウンタ回路の構成図、第２図はセツ
ト・リセツト型のカウンタ回路の構成図、第３図
は従来のバイナリカウンタの構成図、第４図はセ
ツト・リセツト機能を有する従来のバイナリカウ
ンタの構成図、第５図および第６図はそれぞれ上
記第３図および第４図に示すバイナリカウンタの
動作を説明するためのタイミングチヤート、第７
図はこの発明の一実施例を示す構成図、第８図は
この実施例回路の動作を説明するためのタイミン
グチヤート、第９図はこの発明の他の実施例を示
す構成図、第１０図はこの実施例回路の動作を説
明するためのタイミングチヤート、第１１図は上
記第７図に示す実施例回路の詳細図、第１２図は
上記第９図に示す実施例回路の１つの詳細図、第
１３図は上記第９図に示す実施例回路のもう１つ
の詳細図である。 ４１，４５，５１，５２，５７，６２，７１〜
１０１……MOSトランジスタ、４２，４４，５
３，５４……インバータ、４３，４６，５５，５
６，５８，５９……アンドゲート、４７，４８，
６０，６１……ノアゲート。

Claims (1)

1. 【特許請求の範囲】 １ 入力クロツクパルスによつて開閉制御される
   第１のMOSトランジスタと、 上記第１のMOSトランジスタの出力信号を反
   転する第１のMOSインバータと、 上記第１のMOSインバータの出力信号を反転
   する第２のMOSインバータと、 上記入力クロツクパルスの反転パルスにより開
   閉制御され、上記第２のMOSインバータの出力
   端と上記第１のMOSインバータの入力端との間
   に挿入された第２のMOSトランジスタと、 上記第１のMOSインバータの出力信号が供給
   され、上記入力クロツクパルスの反転パルスによ
   り開閉制御される第１のMOS論理積ゲートと、 上記第２のMOSインバータの出力信号が供給
   され、上記入力クロツクパルスの反転パルスによ
   り開閉制御される第２のMOS論理積ゲートと、 上記第１、第２のMOS論理積ゲートの出力信
   号それぞれを制御入力とする第１、第２のMOS
   論理和ゲートからなるフリツプフロツプとを具備
   し、 上記フリツプフロツプのリセツト側出力信号を
   上記第１のMOSトランジスタの入力信号として
   帰還するようにしたことを特徴とするバイナリカ
   ウンタ回路。 ２ 入力クロツクパルスによつて開閉制御される
   第１のMOSトランジスタと、 上記第１のMOSトランジスタの出力信号が入
   力され、プリセツト制御信号の反転信号で開閉制
   御される第２のMOSトランジスタと、 上記第２のMOSトランジスタの出力信号を反
   転する第１のMOSインバータと、 上記第１のMOSインバータの出力信号を反転
   する第２のMOSインバータと、 上記第１及び第２のMOSトランジスタの接続
   点と上記第２のMOSインバータの出力端との間
   に挿入され、上記入力クロツクパルスの反転パル
   スにより開閉制御される第３のMOSトランジス
   タと、 上記第２のMOSインバータの出力信号が供給
   され、上記プリセツト制御信号によつて開閉制御
   される第１のMOS論理積ゲートと、 上記第２のMOSインバータの出力信号が供給
   され、上記入力クロツクパルスの反転パルスによ
   つて開閉制御される第２のMOS論理積ゲート
   と、 上記第１のMOSインバータの出力信号が供給
   され、上記プリセツト制御信号によつて開閉制御
   される第３のMOS論理積ゲートと、 上記第１のMOSインバータの出力信号が供給
   され、上記入力クロツクパルスの反転パルスによ
   つて開閉制御される第４のMOS論理積ゲート
   と、 上記第１、第２のMOS論理積ゲートの出力信
   号及び上記第３、第４のMOS論理積ゲートの出
   力信号それぞれを制御入力とする第１、第２の
   MOS論理和ゲートからなるフリツプフロツプ
   と、 プリセツトデータが供給され、上記プリセツト
   制御信号によつて開閉制御されかつ出力端が上記
   第１のMOSインバータの入力端に接続された第
   ４のMOSトランジスタとを具備し、 上記フリツプフロツプのリセツト側出力信号を
   上記第１のMOSトランジスタの入力信号として
   帰還するようにしたことを特徴とするバイナリカ
   ウンタ回路。