JPH04309011A - 比較回路 - Google Patents
比較回路Info
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- JPH04309011A JPH04309011A JP7300191A JP7300191A JPH04309011A JP H04309011 A JPH04309011 A JP H04309011A JP 7300191 A JP7300191 A JP 7300191A JP 7300191 A JP7300191 A JP 7300191A JP H04309011 A JPH04309011 A JP H04309011A
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- Japan
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- cmos inverter
- voltage
- cmos
- analog comparator
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- 230000005540 biological transmission Effects 0.000 description 10
- 238000005070 sampling Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は比較回路に関する。
【０００２】
【従来の技術】従来より知られている比較回路として、
例えばＣＭＯＳ構成のラッチドコンパレ―タをあげるこ
とができる。このラッチドコンパレ―タは、アナログコ
ンパレ―タの出力をトランスミッションゲ―トとＣＭＯ
Ｓインバ―タで構成されたラッチ回路に入力するもので
ある。
例えばＣＭＯＳ構成のラッチドコンパレ―タをあげるこ
とができる。このラッチドコンパレ―タは、アナログコ
ンパレ―タの出力をトランスミッションゲ―トとＣＭＯ
Ｓインバ―タで構成されたラッチ回路に入力するもので
ある。
【０００３】
【発明が解決しようとする課題】アナログコンパレ―タ
からは論理値“０”または論理値“１”が通常出力され
るが、入力電圧とリファレンス電圧が丁度等しい場合に
は、その出力が論理値“０”と論理値“１”の中間の電
圧になることがある。このような場合、上記従来の比較
回路では、ＣＭＯＳインバ―タの出力も論理値“０”と
論理値“１”の中間の電圧になってしまう。したがって
、不安定状態が長時間続き、正常な比較動作が行なわれ
ないという問題点があった。
からは論理値“０”または論理値“１”が通常出力され
るが、入力電圧とリファレンス電圧が丁度等しい場合に
は、その出力が論理値“０”と論理値“１”の中間の電
圧になることがある。このような場合、上記従来の比較
回路では、ＣＭＯＳインバ―タの出力も論理値“０”と
論理値“１”の中間の電圧になってしまう。したがって
、不安定状態が長時間続き、正常な比較動作が行なわれ
ないという問題点があった。
【０００４】本発明の目的は、アナログコンパレ―タの
出力が中間電圧となっている場合にも、短期間でＣＭＯ
Ｓインバ―タの出力を安定させることのできる比較回路
を提供することである。
出力が中間電圧となっている場合にも、短期間でＣＭＯ
Ｓインバ―タの出力を安定させることのできる比較回路
を提供することである。
【０００５】
【課題を解決するための手段】本発明における比較回路
は、二つのアナログ電圧を比較するアナログコンパレー
タと、上記アナログコンパレータの出力を入力する第１
ＣＭＯＳインバ―タと、上記第１ＣＭＯＳインバータの
反転電位とは異なった反転電位を有し、上記第１ＣＭＯ
Ｓインバータの出力を入力する第２ＣＭＯＳインバータ
と、上記アナログコンパレ―タの出力電圧が論理値“０
”に対応した電圧と論理値“１”に対応した電圧との中
間電圧であるときに、上記第２ＣＭＯＳインバータの出
力に基いて上記第１ＣＭＯＳインバータの出力論理値を
“０”または“１”にする制御回路とからなる。
は、二つのアナログ電圧を比較するアナログコンパレー
タと、上記アナログコンパレータの出力を入力する第１
ＣＭＯＳインバ―タと、上記第１ＣＭＯＳインバータの
反転電位とは異なった反転電位を有し、上記第１ＣＭＯ
Ｓインバータの出力を入力する第２ＣＭＯＳインバータ
と、上記アナログコンパレ―タの出力電圧が論理値“０
”に対応した電圧と論理値“１”に対応した電圧との中
間電圧であるときに、上記第２ＣＭＯＳインバータの出
力に基いて上記第１ＣＭＯＳインバータの出力論理値を
“０”または“１”にする制御回路とからなる。
【０００６】
【実施例】図１は、本発明に係わる比較回路の第１実施
例を示した電気回路図である。この比較回路は基本的に
ラッチドコンパレ―タとして機能するものである。各構
成要素は同一のモノリシックＩＣ（電源電圧５ボルト）
に収められており、各トランジスタにはＭＯＳ型のもの
が用いられている。
例を示した電気回路図である。この比較回路は基本的に
ラッチドコンパレ―タとして機能するものである。各構
成要素は同一のモノリシックＩＣ（電源電圧５ボルト）
に収められており、各トランジスタにはＭＯＳ型のもの
が用いられている。
【０００７】アナログコンパレ―タＣＰ１は、入力電圧
“Ｖｉｎ”とリファレンス電圧“Ｖｒｆ”とを比較し、
通常は論理値“０”（電圧０ボルト）または“１”（電
圧５ボルト）を出力するものである。トランスミッショ
ンゲ―トＴＧ１１およびＴＧ１２の各制御端子にはクロ
ック信号ＣＬＫおよび反転クロック信号が印加され、一
方のトランスミッションゲ―トが導通状態のときには他
方のトランスミッションゲ―トは非導通状態となってい
る。 ＣＭＯＳインバ―タＩＶ１１およびＩＶ１２（第１ＣＭ
ＯＳインバ―タ）は図２（Ａ）に示すような入出力特性
（伝達特性）を有しており、その反転電位（論理しきい
電圧）は２．５ボルトである。ここでいう反転電位とは
、入出力特性における立ち下がり開始入力電圧と立ち下
がり終了入力電圧との中点の入力電圧であり、通常は出
力電圧が電源電圧（５ボルト）の半分（２．５ボルト）
のときの入力電圧である。ＣＭＯＳインバ―タＩＶ１１
、ＩＶ１２およびトランスミッションゲ―トＴＧ１２に
よりル―プ回路が構成される。ＣＭＯＳインバ―タＩＶ
１３（第２ＣＭＯＳインバ―タ）は図２（Ｂ）に示すよ
うな入出力特性を有しており、その反転電位は２．０ボ
ルトである。Ｔ１１およびＴ１２はＰチャンネルＭＯＳ
トランジスタ、Ｔ１３、Ｔ１４およびＴ１５はＮチャン
ネルＭＯＳトランジスタであり、これらのＭＯＳトラン
ジスタＴ１１〜Ｔ１５により制御回路が構成される。
“Ｖｉｎ”とリファレンス電圧“Ｖｒｆ”とを比較し、
通常は論理値“０”（電圧０ボルト）または“１”（電
圧５ボルト）を出力するものである。トランスミッショ
ンゲ―トＴＧ１１およびＴＧ１２の各制御端子にはクロ
ック信号ＣＬＫおよび反転クロック信号が印加され、一
方のトランスミッションゲ―トが導通状態のときには他
方のトランスミッションゲ―トは非導通状態となってい
る。 ＣＭＯＳインバ―タＩＶ１１およびＩＶ１２（第１ＣＭ
ＯＳインバ―タ）は図２（Ａ）に示すような入出力特性
（伝達特性）を有しており、その反転電位（論理しきい
電圧）は２．５ボルトである。ここでいう反転電位とは
、入出力特性における立ち下がり開始入力電圧と立ち下
がり終了入力電圧との中点の入力電圧であり、通常は出
力電圧が電源電圧（５ボルト）の半分（２．５ボルト）
のときの入力電圧である。ＣＭＯＳインバ―タＩＶ１１
、ＩＶ１２およびトランスミッションゲ―トＴＧ１２に
よりル―プ回路が構成される。ＣＭＯＳインバ―タＩＶ
１３（第２ＣＭＯＳインバ―タ）は図２（Ｂ）に示すよ
うな入出力特性を有しており、その反転電位は２．０ボ
ルトである。Ｔ１１およびＴ１２はＰチャンネルＭＯＳ
トランジスタ、Ｔ１３、Ｔ１４およびＴ１５はＮチャン
ネルＭＯＳトランジスタであり、これらのＭＯＳトラン
ジスタＴ１１〜Ｔ１５により制御回路が構成される。
【０００８】つぎに、図１に示した実施例の動作を説明
する。
する。
【０００９】クロック信号“ＣＬＫ”が論理値“１”の
とき（サンプルモ―ド）には、トランスミッションゲ―
トＴＧ１１が導通状態、トランスミッションゲ―トＴＧ
１２が非導通状態となり、アナログコンパレ―タＣＰ１
の出力信号がサンプリングされる。このサンプルモ―ド
では、ＭＯＳトランジスタＴ１１がオフ状態、ＭＯＳト
ランジスタＴ１４がオン状態となるため、ＭＯＳトラン
ジスタＴ１５はオフ状態に保持される。
とき（サンプルモ―ド）には、トランスミッションゲ―
トＴＧ１１が導通状態、トランスミッションゲ―トＴＧ
１２が非導通状態となり、アナログコンパレ―タＣＰ１
の出力信号がサンプリングされる。このサンプルモ―ド
では、ＭＯＳトランジスタＴ１１がオフ状態、ＭＯＳト
ランジスタＴ１４がオン状態となるため、ＭＯＳトラン
ジスタＴ１５はオフ状態に保持される。
【００１０】クロック入力が論理値“０”のとき（ラッ
チモ―ド）には、トランスミッションゲ―トＴＧ１１が
非導通状態、トランスミッションゲ―トＴＧ１２が導通
状態となり、サンプルモ―ドにおいてサンプリングされ
たアナログコンパレ―タＣＰ１の出力信号（以下、サン
プリング信号という。）がラッチされる。以下、サンプ
リング信号の論理値が“１”のとき（通常は電圧５ボル
トであるが、ここでは２．５ボルトよりも高い場合を含
む。）、サンプリング信号の論理値が“０”のとき（通
常は電圧０ボルトであるが、ここでは２．５ボルトより
も低い場合を含む。）、サンプリング信号の電圧が２．
５ボルトのときに分けて、以下動作説明をする。
チモ―ド）には、トランスミッションゲ―トＴＧ１１が
非導通状態、トランスミッションゲ―トＴＧ１２が導通
状態となり、サンプルモ―ドにおいてサンプリングされ
たアナログコンパレ―タＣＰ１の出力信号（以下、サン
プリング信号という。）がラッチされる。以下、サンプ
リング信号の論理値が“１”のとき（通常は電圧５ボル
トであるが、ここでは２．５ボルトよりも高い場合を含
む。）、サンプリング信号の論理値が“０”のとき（通
常は電圧０ボルトであるが、ここでは２．５ボルトより
も低い場合を含む。）、サンプリング信号の電圧が２．
５ボルトのときに分けて、以下動作説明をする。
【００１１】サンプリング信号の論理値が“１”のとき
には、ＣＭＯＳインバ―タＩＶ１２およびＣＭＯＳイン
バ―タＩＶ１３の出力論理値は“１”となる。その結果
、ＭＯＳトランジスタＴ１２がオフ状態、ＭＯＳトラン
ジスタＴ１３がオン状態となるため、ＭＯＳトランジス
タＴ１５はオフ状態になる。したがって、ラッチ出力“
Ｖｏｕｔ ”は論理値“１”に保持される。
には、ＣＭＯＳインバ―タＩＶ１２およびＣＭＯＳイン
バ―タＩＶ１３の出力論理値は“１”となる。その結果
、ＭＯＳトランジスタＴ１２がオフ状態、ＭＯＳトラン
ジスタＴ１３がオン状態となるため、ＭＯＳトランジス
タＴ１５はオフ状態になる。したがって、ラッチ出力“
Ｖｏｕｔ ”は論理値“１”に保持される。
【００１２】サンプリング信号の論理値が“０”のとき
には、ＣＭＯＳインバ―タＩＶ１２のおよびＣＭＯＳイ
ンバ―タＩＶ１３の出力論理値は“０”となる。その結
果、ＭＯＳトランジスタＴ１２がオン状態、ＭＯＳトラ
ンジスタＴ１３がオフ状態となるため、ＭＯＳトランジ
スタＴ１５はオン状態になる。したがって、ラッチ出力
“Ｖｏｕｔ ”は論理値“０”に保持される。
には、ＣＭＯＳインバ―タＩＶ１２のおよびＣＭＯＳイ
ンバ―タＩＶ１３の出力論理値は“０”となる。その結
果、ＭＯＳトランジスタＴ１２がオン状態、ＭＯＳトラ
ンジスタＴ１３がオフ状態となるため、ＭＯＳトランジ
スタＴ１５はオン状態になる。したがって、ラッチ出力
“Ｖｏｕｔ ”は論理値“０”に保持される。
【００１３】サンプリング信号の電圧が２．５ボルトの
ときには、まずＣＭＯＳインバ―タＩＶ１１およびＣＭ
ＯＳインバ―タＩＶ１２の各出力電圧も２．５ボルトと
なり、ＭＯＳトランジスタＴ１２はオン状態とオフ状態
の中間状態となる。ＣＭＯＳインバ―タＩＶ１３の出力
は論理値“０”となり、ＭＯＳトランジスタＴ１３はオ
フ状態となる。したがって、ＭＯＳトランジスタＴ１２
とＭＯＳトランジスタＴ１３の接続点の電圧は５ボルト
となり、ＭＯＳトランジスタＴ１５はオン状態になる。 その結果、ＣＭＯＳインバ―タＩＶ１２の出力はＭＯＳ
トランジスタＴ１５を通して短絡され、その論理値は“
０”となる。このようにして一旦ＣＭＯＳインバ―タＩ
Ｖ１２の出力論理値が“０”になると、以後は安定状態
となり、ラッチ出力“Ｖｏｕｔ ”は論理値“０”に保
持される。
ときには、まずＣＭＯＳインバ―タＩＶ１１およびＣＭ
ＯＳインバ―タＩＶ１２の各出力電圧も２．５ボルトと
なり、ＭＯＳトランジスタＴ１２はオン状態とオフ状態
の中間状態となる。ＣＭＯＳインバ―タＩＶ１３の出力
は論理値“０”となり、ＭＯＳトランジスタＴ１３はオ
フ状態となる。したがって、ＭＯＳトランジスタＴ１２
とＭＯＳトランジスタＴ１３の接続点の電圧は５ボルト
となり、ＭＯＳトランジスタＴ１５はオン状態になる。 その結果、ＣＭＯＳインバ―タＩＶ１２の出力はＭＯＳ
トランジスタＴ１５を通して短絡され、その論理値は“
０”となる。このようにして一旦ＣＭＯＳインバ―タＩ
Ｖ１２の出力論理値が“０”になると、以後は安定状態
となり、ラッチ出力“Ｖｏｕｔ ”は論理値“０”に保
持される。
【００１４】以上のように、図１に示した比較回路では
、アナログコンパレ―タＣＰ１がどのような出力状態で
あっても、ラッチ出力“Ｖｏｕｔ ”の論理値は瞬時に
安定状態となる。
、アナログコンパレ―タＣＰ１がどのような出力状態で
あっても、ラッチ出力“Ｖｏｕｔ ”の論理値は瞬時に
安定状態となる。
【００１５】図３は、本発明に係わる比較回路の第２実
施例を示した電気回路図である。本実施例の構成および
動作は、基本的には図１に示した第１実施例とほぼ同様
である。ただし、ＣＭＯＳインバ―タＩＶ２３に図２（
Ｃ）に示すような入出力特性を有したもの（反転電位は
３．０ボルト）を用いているため、サンプリング信号の
電圧が２．５ボルトのときには、第１実施例と異なり、
ラッチ出力“Ｖｏｕｔ ”は論理値“１”に保持される
。
施例を示した電気回路図である。本実施例の構成および
動作は、基本的には図１に示した第１実施例とほぼ同様
である。ただし、ＣＭＯＳインバ―タＩＶ２３に図２（
Ｃ）に示すような入出力特性を有したもの（反転電位は
３．０ボルト）を用いているため、サンプリング信号の
電圧が２．５ボルトのときには、第１実施例と異なり、
ラッチ出力“Ｖｏｕｔ ”は論理値“１”に保持される
。
【００１６】
【発明の効果】本発明では、第２ＣＭＯＳインバータと
第２ＣＭＯＳインバータの出力に基いて第１ＣＭＯＳイ
ンバータの出力論理値を“０”または“１”にする制御
回路とを設けたので、アナログコンパレ―タの出力が中
間電圧である場合にも短期間で第１ＣＭＯＳインバ―タ
の出力を安定させることができる。
第２ＣＭＯＳインバータの出力に基いて第１ＣＭＯＳイ
ンバータの出力論理値を“０”または“１”にする制御
回路とを設けたので、アナログコンパレ―タの出力が中
間電圧である場合にも短期間で第１ＣＭＯＳインバ―タ
の出力を安定させることができる。
【図１】本発明の第１実施例を示した電気回路図である
。
。
【図２】図１および図３における各ＣＭＯＳインバ―タ
の入出力特性を示した説明図である。
の入出力特性を示した説明図である。
【図３】本発明の第２実施例を示した電気回路図である
。
。
ＣＰ１、ＣＰ２……アナログコンパレ―タＩＶ１１、Ｉ
Ｖ１２、ＩＶ２１、ＩＶ２２……第１ＣＭＯＳインバ―
タ ＩＶ１３、ＩＶ２３……第２ＣＭＯＳインバ―タＴ１１
〜Ｔ１５、Ｔ２１〜Ｔ２５……ＭＯＳトランジスタ（制
御回路）
Ｖ１２、ＩＶ２１、ＩＶ２２……第１ＣＭＯＳインバ―
タ ＩＶ１３、ＩＶ２３……第２ＣＭＯＳインバ―タＴ１１
〜Ｔ１５、Ｔ２１〜Ｔ２５……ＭＯＳトランジスタ（制
御回路）
Claims (2)
- 【請求項１】 二つのアナログ電圧を比較するアナロ
グコンパレータと、上記アナログコンパレータの出力を
入力する第１ＣＭＯＳインバ―タと、上記第１ＣＭＯＳ
インバータの反転電位とは異なった反転電位を有し、上
記第１ＣＭＯＳインバータの出力を入力する第２ＣＭＯ
Ｓインバータと、上記アナログコンパレ―タの出力電圧
が論理値“０”に対応した電圧と論理値“１”に対応し
た電圧との中間電圧であるときに、上記第２ＣＭＯＳイ
ンバータの出力に基いて上記第１ＣＭＯＳインバータの
出力論理値を“０”または“１”にする制御回路とから
なる比較回路。 - 【請求項２】 二つのアナログ電圧を比較するアナロ
グコンパレータと、同一の反転電位を有する二つの第１
ＣＭＯＳインバータを互いの出力を互いに入力するよう
にループ状に接続してなり、上記アナログコンパレータ
の出力を入力するループ回路と、上記第１ＣＭＯＳイン
バータの反転電位とは異なった反転電位を有し、二つの
上記第１ＣＭＯＳインバータのいずれか一方の出力を入
力する第２ＣＭＯＳインバータと、上記アナログコンパ
レータの出力電圧が論理値“０”に対応した電圧と論理
値“１”に対応した電圧との中間電圧であるときに、上
記第２ＣＭＯＳインバータの出力に基いて二つの上記第
１ＣＭＯＳインバータの出力論理値を“０”または“１
”にする制御回路とからなる比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7300191A JPH04309011A (ja) | 1991-04-05 | 1991-04-05 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7300191A JPH04309011A (ja) | 1991-04-05 | 1991-04-05 | 比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04309011A true JPH04309011A (ja) | 1992-10-30 |
Family
ID=13505686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7300191A Pending JPH04309011A (ja) | 1991-04-05 | 1991-04-05 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04309011A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057917A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 비교기 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57148418A (en) * | 1981-03-09 | 1982-09-13 | Toshiba Corp | Comparator |
| JPS62227211A (ja) * | 1986-03-28 | 1987-10-06 | Nec Corp | 入力同期化回路 |
-
1991
- 1991-04-05 JP JP7300191A patent/JPH04309011A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57148418A (en) * | 1981-03-09 | 1982-09-13 | Toshiba Corp | Comparator |
| JPS62227211A (ja) * | 1986-03-28 | 1987-10-06 | Nec Corp | 入力同期化回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057917A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 비교기 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960919 |