JPH03114313A - 論理回路のクロック同期化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、セットまたはリセット入力信号による論理回
路の状態変化をクロックに同期化させることにより高い
ノイズマージンを確保し、誤動作を除土する論理回路の
クロック同期化方式に関する。

〔従来の技術〕

従来の論理回路では、クロックに同期しないセットまた
はリセット入力信号によって状態変化させ、動作を行な
う非同期式の設計が多く行なわれていた０例えば、第５
図に示すダイレクトリセット入力端子Ｒを有するＤ型フ
リップフロップ（６ａ）を用いたものである。このフリ
ップフロップ（６ａ）では、下表に示すようにダイレク
トリセット入力端子ＲがＨレベル（有意でない）の場合
、クロック入力端子Ｔに供給されるクロック入力の立上
りエツジにおいて、データ入力端子りに供給されている
データ入力の値をＤ型フリップフロップ（６ａ）の状態
として保持し、その値を正論理データのデータ出力とし
て出力端子Ｑから出力する。一方、ダイレクトリセット
端子ＲがＬレベル（有意）の場合には、クロック入力及
びデータ入力に無関係にＤ型フリップフロップ（６ａ）
の状態にリセットかかかり、正論理のデータ出力はＬレ
ベルとなる。

即ち、リセットはクロックに同期して行なわれていない
。

ただし、↑はクロックの立上り、Ｘは不定である。

第６図は、このような記憶素子を用いた論理回路の一例
である。同図において、（６ａ）は第５図に示したダイ
レクトリセット付きのＤ型フリップフロップであり、こ
れのダイレクトリセット入力端子Ｒに供給される信号を
ＲＳＴ、クロック入力端子Ｔに供給されるクロック信号
なＣＬＫＩ、データ人力りに供給される信号をＤＩ、正
論理のデータ出力なＦＱＯとする。（６ｂ）はダイレク
トリセット機能を有しないＤ型フリップフロップで、ク
ロック入力端子Ｔに供給されるクロック信号をＣＬＫ２
．ダイレクトリセット入力付きのＤ型フリップフロップ
（６ａ）のデータ出力ＦＱＯをデータ入力とし、正論理
のデータ出力をＤＯとしている。

第６図の回路の動作を第７図に示すタイミングチャート
を参照しながら説明する。ダイレクトリセット付きＤ型
フリップフロップ（６ａ）のダイレクト入力信号ＲＳＴ
が第７図の第２乃至第５周期に示すようにＨレベル（有
意ではない）の場合には、両フリップフロップ（６ａ）
、（６ｂ）のデータ出力ＦＱＯ，Ｄｏは両フリップフロ
ップ（６ａ）、（６ｂ）のクロック信号ＣＬＫＩ、ＣＬ
Ｋ２の立上りエツジ（実際には両フリップフロップ（６
ａ）、（６ｂ）の伝播遅延時間分の遅延が生じる。）に
よって変化する。即ち、クロック信号ＣＬＫＩか立上っ
たとき、ＦＱＯはＤＩと一致し、クロック信号ＣＬＫ２
が立上ったとき、ＤｏはＦＱＯに一致する。

一方、第７図の第１周期に示すように、ダイレクトリセ
ット入力信号ＲＳＴがＬレベル（有意）のとき、Ｄ型フ
リップフロップ（６ａ）のデータ入力ＤＩ、クロック信
号ＣＬＫＩがいかなる状態であろうと、Ｄ型フリップフ
ロップ（６ａ）はリセット状態となり、そのデータ出力
ＦＱＯは、Ｌレベルを保持する。

〔発明が解決しようとする課題〕

従来の論理回路は多くの場合、上記のような記憶素子を
用いて構成されている。このような論理回路は、ノイズ
（信号に対してクロストーク・電磁波障害等の外部要因
によって発生する波形の乱れ）若しくはハザード（入力
が変化する際に、回路中の論理素子の遅延によって理想
的な場合と異なる出力を生じてしまう現象）による誤動
作を発生しやすい０例えば、第７図の第４周期において
ＲＳＴに点線で示すようにノイズ若しくは一ハザードが
生じた場合、本来Ｈレベルであるべきダイレクトリセッ
ト付きＤ型フリップフロップ（６ａ）のデータ出力ＦＱ
ＯがＬレベルとなる。このダイレクトリセット付きＤ型
フリップフロップ（６ａ）はクロック信号ＣＬＫＩの立
上りで動作するものであるので、ノイズやハザードが速
やかに収束したとしても、データ出力ＦＱＯはクロック
信号ＣＬＫＩの次の立上り（第５周期）まで、誤った状
態を保持する。それまでの間に次段のＤ型フリップフロ
ップ（６ｂ）にクロック信号ＣＬＫ２が立上るので、ダ
イレクトリセット入力を持たないＤ型フリップフロップ
（６ｂ）にまで誤った状態が伝播される。即ち、ＤＯは
、本来クロック信号ＣＬＫ２の第４周期の立上りにおい
て実線で示すようにＨレベルとなるべきであるのに、前
段のフリップフロップ・（６ａ）の誤動作の影響を受け
て、点線で示すようにＬレベルとなる。このような誤動
作は、ダイレクトセット入力を有するＤ型フリップフロ
ップにおいても生じる。

このようにクロックに同期しないセットまたはリセット
入力によって状態変化を行なう非同期型の論理回路では
、そのセットまたはリセット入力に、ノイズ若しくはハ
ザードが乗った場合には誤動作しやすいという問題点が
あった。

本発明は、上記のような問題点を解決するためになされ
たもので、セットまたはリセット入力にノイズ若しくは
ハザードが乗った場合にも誤動作の発生を抑えることを
目的とする。

（課題を解決するための手段） 本発明では、レベルセンシティブなクロック同朝型の記
憶素子を用いることによってダイレクトセットまたはダ
イレクトリセット等のクロックに同期しない論理回路中
の状態をクロックに同期化させたものである。

〔作用〕

上記のような手段を採用したことにより、論理回路中の
状態変化はクロックに同期して行なわれる。レベルセン
シティブなグロック同期型の記憶素子は、クロックがア
クティブな間、イネ−ツルな状態になるので、この期間
中にノイズやハザードの影響を吸収し、誤動作を抑える
ことができる。

〔実施例〕

第１の実施例は、レベルセンシティブなクロック同期型
の記憶素子として、第２図に示すようなりう・ンチ（７
）を用いている。同図において、Ｄはデータ入力端子、
Ｅはクロック入力端子、Ｑは正論理のデータ出力端子、
ＱＣは負論理のデータ出力端子である。このＤラッチ（
７）は、下表にも示すようにクロック入力端子Ｅに供給
される信号ＴがＨレベル（有意）のとき、データ入力端
子りに供給された信号の値Ｄ１をＤラッチ（７）の状態
として保持し、その値を正論理のデータ出力端子Ｑから
出力する。

ただし、Ｘは不定、＊は変化せずである。

このようなりラッチ（７）を用い、第５図に示したダイ
レクトリセット付きのＤ型フリップフロップ（６ａ）を
第１図にように置換することによって、ダイレクトリセ
ットによるクロックに同期しない論理回路中の状態変化
をクロックに同期させることができる。即ち、第１図で
は、第２図に示したＤラッチ（７）のデータ入力端子り
に、アンドゲート１０を介してデータ入力信号Ｄ１とリ
セット入力信号Ｒ１を供給しであるので、下表に示すよ
うに、クロック入力端子Ｅに供給される信号ＴがＨレベ
ル（有意）の場合に、リセット入力信号Ｒ１がＨレベル
（有意でない）であると、データ入力信号ＤＩの値をそ
のＤラッチの状態として保持し、その値を正論理出力Ｑ
として出力する。同様に、クロック入力信号ＴがＨレベ
ルの場合、リセット入力信号Ｒ１かＬレベル（有意）で
あると、データ入力Ｄ１の値に拘らず、正論理出力Ｑを
Ｌレベルとするものである。即ち、リセットはクロック
入力信号Ｔに同期して行なわれている。

ただし、Ｘは不定、＊は変化せずである。

このような置換を行なうことによって、第６図に示した
論理回路は第３図のようになる。同図において、（７）
は第２図に示したＤラッチであり、そのデータ入力端子
りには、アンドゲート（１０）を介してデータ入力信号
ＤＩとダイレクトリセット入力信号ＲＳＴが供給され、
クロック入力端子Ｅにはクロック信号ＣＬＫＩが供給さ
れている。そして、その論理出力信号ＬＱＯが第６図に
示したのと同様なダイレクトリセット機能を有しないフ
リップフロップ（６ｂ）のデータ入力端子りに供給され
ている。

第３図の回路の動作を第４図を参照しながら説明する。

Ｄラッチ（７）のデータ出力信号ＬＱＯは、クロック信
号ＣＬＫＩがＨレベル（有意）の期間において変化し、
Ｄフリップフロップ（６ｂ）のデータ出力信号ＤＯは、
クロック信号ＣＬＫ２の立上りエツジによって変化する
（実際には、Ｄラッチ（７）またはＤフリップフロップ
（６ｂ）の伝播遅延時間分の遅延が生じる）、このクロ
ック信号ＣＬＫ２の立上りタイミングにおいて、ＬＱＯ
とＤＯとは第４図の第２乃至第４周期に示すように同一
の値になる。

ここで第４図の第１周期に示すように、ダイレクトリセ
ット入力信号ＲＳＴによるダイレクトリセット動作はク
ロック信号ＣＬＫＩがＨレベルてある間に行なわれる。

従って、第４図の第４周期に点線で示すように、クロッ
ク信号ＣＬＫＩがＨレベルである間に、リセット入力信
号ＲＳＴにノイズ若しくはハザードが生じたとしても、
Ｄラッチ（７）はレベルセンセンシティブなものである
ので、ノイズまたはハザードがクロック信号ＣＬＫｌの
立ち下りまでに収束すれば、誤動作を生じることはない
、また、クロック信号ＣＬＫＩがＬレベル（有意でない
）の場合には、リセット入力信号ＲＳＴにノイズまたは
ハザードが生じても影響はない。

上記の実施例は、ダイレクトリセット付きＤ型フリップ
フロップのクロック同期化に関して説明したが、ダイレ
クトセット付きＤ型フリップフロップに関しても同様の
クロック同期化を行なうことかできる。第１０図のよう
なダイレクトセット付きＤ型フリップフロップ（６Ｃ）
を用いた論理回路は、上述したようレベルセンシティブ
なりラッチ（７）を用いてのクロック同期化によって第
８図のように変換される。第８図の回路の動作を第９図
のタイミングチャートに、第１Ｏ図の回路の動作を第１
１図のタイミングチャートに示す。

第１Ｏ図のダイレクトセット付きＤ型フリップフロップ
（６ｃ）は、ダイレクトセット信号ＳＥＴかＬレベル（
有意）の場合、クロック信号ＣＬＫＩ、データ入力信号
ＤＩとは無関係にデータ出力ＦＱＯをＨレベルとするも
のて、ダイレクトセット信号ＳＥＴがＨレベル（有意で
ない）の場合、クロック信号ＣＬＫＩの立上りに応じて
、データ入力信号ＤＩの値を保持して、その値をデータ
出力ＦＱＯとして出力するものである。

第１１図の第４周期に点線で示すようにダイレクトセッ
ト信号ＳＥＴにノイズやハザードか生じると、Ｄ型フリ
ップフロップ（６Ｃ）のデータ出力ＦＱＯが本来Ｌレベ
ルであるはずであるにも拘らず、Ｈレベルとなり、この
状態は第５周期において、クロック信号ＣＬＫＩか立上
るまで継続し、第４周期においてクロック信号ＣＬＫ２
の立上りによってＤ型フリップフロップ（６ｂ）にまで
伝播する。

しかし、第８図に示すようにレベルセンシティブなりラ
ッチ（７）のデータ入力端子りに、データ入力信号ＤＩ
と、ダイレクトセット信号をインバータ（１１）で反転
させたものとをオアゲート（１２）を介してＤラッチ（
７）のデータ入力端子りに供給すれば、第９図の第４周
期に示すようにダイレクトセット信号ＳＥＴにノイズや
ハザードが生じても、Ｄラッチ（７）はレベルセンシテ
ィブであるので、クロック信号ＣＬＫ２の立上りまでに
ノイズやハザードが収束すれば、正常に動作する。

〔発明の効果〕

以上のように、本発明によれば、クロックに同期しない
状態変化を発生するセットまたはリセット入力を有する
論理回路を、レベルセンシティブなクロック同期型の記
憶素子を用いることにより、全ての状態変化をクロック
に同期させ、セットまたはリセット入力信号に対するノ
イズやハザードによる誤動作を防止することができる。

【図面の簡単な説明】

第１図は本発明による論理回路のクロック同期化方式の
第１の実施例のブロック図、第２図は同第１の実施例に
使用したＤラッチのブロック図、第３図は同第１の実施
例によって第６図の論理回路を同期化した回路のブロッ
ク図、第４図は第３図の回路のタイミング図、第５図は
従来の論理回路で使用されているダイレクトリセット付
きのＤ型フリップフロップのブロック図、第６図は第５
図のＤ型フリップフロップを用いた論理回路のブロック
図、第７図は第６図の回路のタイミング図、第８図は本
発明による論理回路のクロック同期化方式の第２の実施
例によって第１０図の論理回路を同期化した回路のブロ
ック図、第９図は第８図の回路のタイミング図、第１０
図は従来のダイレクトセット付きのＤ型フリップフロッ
プを用いた論理回路のブロック図、第１１図は第１０図
の回路のタイミング図である。 （６ｂ）・・・・Ｄ型フリップフロップ、（７）・・・
・Ｄラッチ。 代　　理　　人　　　大　　岩　　増　　雄手 続 補 正 ｔ （自発） １、事件の表示 特願＼平１−２５３１０８号 ３、補正をする者 代表者 岐 守 哉 ４゜ 代 理 人 ５　補正の対象 明細書の「発明の詳細な説明」の欄。 ６　補正の内容 （１）明細書第５頁第２０行目にｒ　（６ｂ）に」とあ
るのをｒ　（６ｂ）の」と訂正する・ （２）同第８頁第２行目に「Ｄｌ」とあるのをｒＤＪと
訂正する。 （３）同第１Ｏ頁第３行目に「その論理出力信号」とあ
るのを「その正論理出力信号」と訂正する。 以　　上

Claims (1)

【特許請求の範囲】
1. （１）クロックに同期しない状態変化を発生させるセッ
   トまたはリセット入力を有する記憶素子によって構成さ
   れた論理回路において、上記記憶素子にレベルセンシテ
   ィブなクロック同期型のものを用い、全ての状態変化を
   クロックに同期させた論理回路のクロック同期化方式。