JPH0212409B2 - - Google Patents
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- JPH0212409B2 JPH0212409B2 JP57231132A JP23113282A JPH0212409B2 JP H0212409 B2 JPH0212409 B2 JP H0212409B2 JP 57231132 A JP57231132 A JP 57231132A JP 23113282 A JP23113282 A JP 23113282A JP H0212409 B2 JPH0212409 B2 JP H0212409B2
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- JP
- Japan
- Prior art keywords
- signal
- level
- output signal
- gate
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 7
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 1
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/033—Monostable circuits
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は例えば、ボタン電話機などの制御シス
テムに適用される単一パルス発生回路に係り、特
に制御信号の変化を検出し、その変化に対して単
一のパルスを発生する単パルス発生回路に関する
ものである。
テムに適用される単一パルス発生回路に係り、特
に制御信号の変化を検出し、その変化に対して単
一のパルスを発生する単パルス発生回路に関する
ものである。
従来のこの種の単一パルス発生回路の一例を第
１図に示し説明すると、図において、１および２
はＤ形フリツプフロツプ（以下、DFF1および
DFF2と呼称する）で、このDFF1およびDFF2２
がその詳細な回路図である第２図に示す回路構成
であることは既に一般によく知られている。
１図に示し説明すると、図において、１および２
はＤ形フリツプフロツプ（以下、DFF1および
DFF2と呼称する）で、このDFF1およびDFF2２
がその詳細な回路図である第２図に示す回路構成
であることは既に一般によく知られている。
そして、この第１図に示す回路は、制御信号３
をDDFF1１の“Ｄ”入力としこのDFF1１の
“Ｑ”出力信号をDFF2２の“Ｄ”入力とし、シス
テムクロツクパルス信号４をDFF1１の“CK”入
力とDFF2２の“”入力とし、また、このシス
テムクロツクパルス信号４を入力とするインバー
タ５の反転信号をDFF1１の“”入力とDFF2
２の“CK”入力とし、さらに、DFF1１の“”
出力信号とDFF2２の“Ｑ”出力信号とを入力と
するノアゲート６の出力信号を単一パルス信号７
とするように構成されている。そして、DFF1１
およびDFF2２の“Ｒ”は本回路を初期化するた
めのリセツト信号８が供給されるリセツト入力端
である。
をDDFF1１の“Ｄ”入力としこのDFF1１の
“Ｑ”出力信号をDFF2２の“Ｄ”入力とし、シス
テムクロツクパルス信号４をDFF1１の“CK”入
力とDFF2２の“”入力とし、また、このシス
テムクロツクパルス信号４を入力とするインバー
タ５の反転信号をDFF1１の“”入力とDFF2
２の“CK”入力とし、さらに、DFF1１の“”
出力信号とDFF2２の“Ｑ”出力信号とを入力と
するノアゲート６の出力信号を単一パルス信号７
とするように構成されている。そして、DFF1１
およびDFF2２の“Ｒ”は本回路を初期化するた
めのリセツト信号８が供給されるリセツト入力端
である。
一方、第２図において第１図と同一符号のもの
は相当部分を示し、９，１２，１３，１６はトラ
ンスフアーゲートを示す。そして、１０はトラン
スフアーゲート９の出力信号を入力信号としこれ
を反転するインバータ、１１はこのインバータ１
０の出力信号とリセツト入力端“Ｒ”からのリセ
ツト信号とを入力信号とするノアゲート、１４は
トランスフアーゲート１３の出力信号を入力信号
としこれを反転するインバータ、１５はこのイン
バータ１４の出力信号と上記リセツト入力端
“Ｒ”からのリセツト信号とを入力信号とするノ
アゲートである。
は相当部分を示し、９，１２，１３，１６はトラ
ンスフアーゲートを示す。そして、１０はトラン
スフアーゲート９の出力信号を入力信号としこれ
を反転するインバータ、１１はこのインバータ１
０の出力信号とリセツト入力端“Ｒ”からのリセ
ツト信号とを入力信号とするノアゲート、１４は
トランスフアーゲート１３の出力信号を入力信号
としこれを反転するインバータ、１５はこのイン
バータ１４の出力信号と上記リセツト入力端
“Ｒ”からのリセツト信号とを入力信号とするノ
アゲートである。
つぎにこの第１図に示す回路の動作を各部の波
形を示す第３図を参照して説明する。この第３図
において、ａはリセツト信号８、ｂは制御信号
３、ｃはシステムクロツクパルス信号４のそれぞ
れの波形を示したものであり、ｄはDFF1１の
“”出力信号、ｅはDFF2２の“Ｑ”出力信号、
ｆは単一パルス信号７のそれぞれの波形を示した
ものである。
形を示す第３図を参照して説明する。この第３図
において、ａはリセツト信号８、ｂは制御信号
３、ｃはシステムクロツクパルス信号４のそれぞ
れの波形を示したものであり、ｄはDFF1１の
“”出力信号、ｅはDFF2２の“Ｑ”出力信号、
ｆは単一パルス信号７のそれぞれの波形を示した
ものである。
まず、この第１図に示す回路はリセツト信号８
によつて初期化される。
によつて初期化される。
すなわち、リセツト信号８を第３図ａに示すよ
うに“Ｈ”レベルにすることによつて、DFF1１
の“Ｑ”出力信号が“Ｌ”レベルになる。したが
つて、DFF1１の“”出力信号が第３図ｄに示
すように“Ｈ”レベル、DFF2２の“Ｑ”出力信
号が第３図ｅに示すように“Ｌ”となる。このた
め、ノアゲート６の出力信号である単一パルス信
号７はDFF1１の“”出力信号の“Ｈ”レベル
によつて第３図ｆに示すように一義的に“Ｌ”レ
ベルとなる。この状態を第３図に示す初期状態
ITLとする。そして、以上の初期化動作完了後に
リセツト信号８は“Ｌ”レベルとする。
うに“Ｈ”レベルにすることによつて、DFF1１
の“Ｑ”出力信号が“Ｌ”レベルになる。したが
つて、DFF1１の“”出力信号が第３図ｄに示
すように“Ｈ”レベル、DFF2２の“Ｑ”出力信
号が第３図ｅに示すように“Ｌ”となる。このた
め、ノアゲート６の出力信号である単一パルス信
号７はDFF1１の“”出力信号の“Ｈ”レベル
によつて第３図ｆに示すように一義的に“Ｌ”レ
ベルとなる。この状態を第３図に示す初期状態
ITLとする。そして、以上の初期化動作完了後に
リセツト信号８は“Ｌ”レベルとする。
この状態で、制御信号３が第３図ｂに示すよう
に“Ｌ”のとき、DFF1１の“Ｑ”出力信号は
“Ｌ”レベル、“”出力信号は第３図ｄに示すよ
うに“Ｈ”のままである。したがつて、DFF2２
の“Ｑ”出力信号も“Ｌ”レベルである。このた
め、ノアゲート６の出力信号はDFF1１の“”
出力信号によつて一義的に“Ｌ”レベルであり、
上記初期状態を維持する。
に“Ｌ”のとき、DFF1１の“Ｑ”出力信号は
“Ｌ”レベル、“”出力信号は第３図ｄに示すよ
うに“Ｈ”のままである。したがつて、DFF2２
の“Ｑ”出力信号も“Ｌ”レベルである。このた
め、ノアゲート６の出力信号はDFF1１の“”
出力信号によつて一義的に“Ｌ”レベルであり、
上記初期状態を維持する。
つぎに、制御信号３が第３図ｂに示すように
“Ｈ”レベルとなると、第３図ｃに示すシステム
クロツクパルス信号４の立上がりエツジで、
DFF1１の“Ｑ”出力信号は“Ｌ”レベルから
“Ｈ”レベルとなり、これと同時にDFF1１の
“”出力信号は第３図ｄに示すように“Ｈ”レ
ベルから“Ｌ”レベルとなる。このとき、DFF2
２の“Ｑ”出力信号は第３図ｅに示すように依然
として“Ｌ”レベルであるため、ノアゲート６の
出力信号は“Ｈ”レベルとなる。そして、システ
ムクロツクパルス信号４の次の立下がりエツジで
DFF2２の“Ｑ”出力信号が第３図ｅに示すよう
に、“Ｌ”レベルから“Ｈ”レベルとなり、ノア
ゲート６の出力信号である単一パルス信号７は
DFF2２の“Ｑ”出力信号によつて第３図ｆに示
すように一義的に“Ｌ”となる。
“Ｈ”レベルとなると、第３図ｃに示すシステム
クロツクパルス信号４の立上がりエツジで、
DFF1１の“Ｑ”出力信号は“Ｌ”レベルから
“Ｈ”レベルとなり、これと同時にDFF1１の
“”出力信号は第３図ｄに示すように“Ｈ”レ
ベルから“Ｌ”レベルとなる。このとき、DFF2
２の“Ｑ”出力信号は第３図ｅに示すように依然
として“Ｌ”レベルであるため、ノアゲート６の
出力信号は“Ｈ”レベルとなる。そして、システ
ムクロツクパルス信号４の次の立下がりエツジで
DFF2２の“Ｑ”出力信号が第３図ｅに示すよう
に、“Ｌ”レベルから“Ｈ”レベルとなり、ノア
ゲート６の出力信号である単一パルス信号７は
DFF2２の“Ｑ”出力信号によつて第３図ｆに示
すように一義的に“Ｌ”となる。
以後、制御信号３が第３図ｂに示すように
“Ｈ”レベルを継続してもDFF1１とDFF2２の状
態は変化しないため、ノアゲート６の出力信号で
ある単一パルス信号７は第３図ｆに示すように
“Ｈ”レベルとなることはない。また、制御信号
３が“Ｈ”レベルから“Ｌ”レベルに変化した場
合にも前述の初期状態となるため、同様にノアゲ
ート６の出力信号である単一パルス信号７は
“Ｈ”レベルとなることはない。
“Ｈ”レベルを継続してもDFF1１とDFF2２の状
態は変化しないため、ノアゲート６の出力信号で
ある単一パルス信号７は第３図ｆに示すように
“Ｈ”レベルとなることはない。また、制御信号
３が“Ｈ”レベルから“Ｌ”レベルに変化した場
合にも前述の初期状態となるため、同様にノアゲ
ート６の出力信号である単一パルス信号７は
“Ｈ”レベルとなることはない。
このように、第１図に示す回路においては、単
一パルス信号７は制御信号３の変化に対応してシ
ステムクロツクパルス信号４の１パルス分のパル
ス信号を発生することができるが、集積回路内に
回路を組み込むためには、構成素子数や配線面
積、つまり、パターン面積をできるだけ小さくす
ることが望まれる。
一パルス信号７は制御信号３の変化に対応してシ
ステムクロツクパルス信号４の１パルス分のパル
ス信号を発生することができるが、集積回路内に
回路を組み込むためには、構成素子数や配線面
積、つまり、パターン面積をできるだけ小さくす
ることが望まれる。
しかしながら、この第１図に示す回路を、例え
ば、Ｃ―MOSで構成した場合には、46個ものト
ランジスタが必要となると共に、素子間の接続関
係が複雑になり、例えば、システムクロツクパル
ス信号４は10個のトランジスタに接続し、そのシ
ステムクロツクパルス信号４をインバータ５で反
転する反転信号は８個のトランジスタに接続しな
ければならず、占有パターン面積が大きくなつて
しまうという欠点を有している。
ば、Ｃ―MOSで構成した場合には、46個ものト
ランジスタが必要となると共に、素子間の接続関
係が複雑になり、例えば、システムクロツクパル
ス信号４は10個のトランジスタに接続し、そのシ
ステムクロツクパルス信号４をインバータ５で反
転する反転信号は８個のトランジスタに接続しな
ければならず、占有パターン面積が大きくなつて
しまうという欠点を有している。
本発明は以上の点に鑑み、このような問題を解
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は少ない素子数でかつその接続関
係を簡単に構成することによつて、集積回路内に
組み込む場合にそのパターン面積を小さくするこ
とができる単一パルス発生回路を提供することに
ある。
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は少ない素子数でかつその接続関
係を簡単に構成することによつて、集積回路内に
組み込む場合にそのパターン面積を小さくするこ
とができる単一パルス発生回路を提供することに
ある。
このような目的を達成するため、本発明は制御
信号とシステムクロツクパルス信号とを入力とす
るナンドゲートの出力信号をセツト入力信号とし
上記制御信号をリセツト入力信号とするナンドゲ
ートで構成される第１のSR形フリツプフロツプ
と、この第１のSR形フリツプフロツプのリセツ
ト出力信号と上記システムクロツクパルス信号と
を入力信号とするノアゲートの出力信号をセツト
入力信号とし上記制御信号の反転信号をリセツト
入力信号とするノアゲートで構成される第２の
SR形フリツプフロツプとを備え、この第１およ
び第２のSR形フリツプフロツプのそれぞれのリ
セツト出力信号を入力信号とするノアゲートの出
力からクロツクパルス一個分の単一パルスの出力
信号を得るようにしたものである。
信号とシステムクロツクパルス信号とを入力とす
るナンドゲートの出力信号をセツト入力信号とし
上記制御信号をリセツト入力信号とするナンドゲ
ートで構成される第１のSR形フリツプフロツプ
と、この第１のSR形フリツプフロツプのリセツ
ト出力信号と上記システムクロツクパルス信号と
を入力信号とするノアゲートの出力信号をセツト
入力信号とし上記制御信号の反転信号をリセツト
入力信号とするノアゲートで構成される第２の
SR形フリツプフロツプとを備え、この第１およ
び第２のSR形フリツプフロツプのそれぞれのリ
セツト出力信号を入力信号とするノアゲートの出
力からクロツクパルス一個分の単一パルスの出力
信号を得るようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説
明する。
明する。
第４図は本発明による単一パルス発生回路の一
実施例を示す回路図である。この第４図において
第１図と同符号のものは相当部分を示し、１７は
制御信号３とシステムクロツクパルス信号４とを
入力信号するナンドゲート、１８はこのナンドゲ
ート１７の出力信号をセツト入力信号“S1”とし
制御信号３をリセツト入力信号“R1”とするナ
ンドゲート１９とナンドゲート２０で構成される
第１のSR形フリツプフロツプ（以下、SRFF1と
呼称する）である。２１は上記SRFF1１８のリ
セツト出力信号“Q1”とシステムクロツクパル
ス信号４とを入力信号とするノアゲート、２２は
このノアゲート２１の出力信号を入力信号“S2”
とし制御信号３を入力信号としこれを反転するイ
ンバータ２５の出力信号を入力信号“R2”とす
るノアゲート２３とノアゲート２４で構成される
第２のSR形フリツプフロツプ（以下、SRFF2と
呼称する）、２６はSRFF1１８のリセツト出力信
号“Q1”とSRFF2２２のリセツト出力信号“Q2”
とを入力信号とするノアゲートで、このノアゲー
ト２６の出力から単一パルス信号７を得るように
構成されている。
実施例を示す回路図である。この第４図において
第１図と同符号のものは相当部分を示し、１７は
制御信号３とシステムクロツクパルス信号４とを
入力信号するナンドゲート、１８はこのナンドゲ
ート１７の出力信号をセツト入力信号“S1”とし
制御信号３をリセツト入力信号“R1”とするナ
ンドゲート１９とナンドゲート２０で構成される
第１のSR形フリツプフロツプ（以下、SRFF1と
呼称する）である。２１は上記SRFF1１８のリ
セツト出力信号“Q1”とシステムクロツクパル
ス信号４とを入力信号とするノアゲート、２２は
このノアゲート２１の出力信号を入力信号“S2”
とし制御信号３を入力信号としこれを反転するイ
ンバータ２５の出力信号を入力信号“R2”とす
るノアゲート２３とノアゲート２４で構成される
第２のSR形フリツプフロツプ（以下、SRFF2と
呼称する）、２６はSRFF1１８のリセツト出力信
号“Q1”とSRFF2２２のリセツト出力信号“Q2”
とを入力信号とするノアゲートで、このノアゲー
ト２６の出力から単一パルス信号７を得るように
構成されている。
つぎに、この第４図に示す実施例の動作を各部
の波形を示す第５図を参照して説明する。この第
５図において、ａは制御信号３、ｂはシステムク
ロツクパルス信号４のそれぞれの波形を示したも
のであり、ｃはSRFF1１８の“Q1”出力信号
（リセツト出力信号）、ｄはSRFF2２２の“Q2”
出力信号（リセツト出力信号）、ｅは単一パルス
信号７のそれぞれの波形を示したものである。
の波形を示す第５図を参照して説明する。この第
５図において、ａは制御信号３、ｂはシステムク
ロツクパルス信号４のそれぞれの波形を示したも
のであり、ｃはSRFF1１８の“Q1”出力信号
（リセツト出力信号）、ｄはSRFF2２２の“Q2”
出力信号（リセツト出力信号）、ｅは単一パルス
信号７のそれぞれの波形を示したものである。
まず、制御信号３が第５図ａに示すように
“Ｌ”レベルのとき、ナンドゲート１７の出力信
号は一義的に“Ｈ”レベルとなり、SRFF1１８
のリセツト入力信号“R1”が“Ｌ”レベルであ
ることからSRFF1１８の“Q1”出力信号は第５
図ｃに示すように“Ｈ”レベルである。また、
SRFF1１８の“Q1”出力信号が“Ｈ”レベルで
あることからノアゲート２６の出力信号である単
一パルス信号７は第５図ｅに示すように一義的に
“Ｌ”レベルである。また、これと同時に、ノア
ゲート２１の出力信号も“Ｌ”レベルであり、制
御信号３を入力信号とするインバータ２５の出力
信号は反転して“Ｈ”レベルであることから、
SRFF2２２のリセツト出力信号“Q2”は第５図
ｄに示すように“Ｌ”レベルである。この状態を
第５図に示す初期状態ITLとする。
“Ｌ”レベルのとき、ナンドゲート１７の出力信
号は一義的に“Ｈ”レベルとなり、SRFF1１８
のリセツト入力信号“R1”が“Ｌ”レベルであ
ることからSRFF1１８の“Q1”出力信号は第５
図ｃに示すように“Ｈ”レベルである。また、
SRFF1１８の“Q1”出力信号が“Ｈ”レベルで
あることからノアゲート２６の出力信号である単
一パルス信号７は第５図ｅに示すように一義的に
“Ｌ”レベルである。また、これと同時に、ノア
ゲート２１の出力信号も“Ｌ”レベルであり、制
御信号３を入力信号とするインバータ２５の出力
信号は反転して“Ｈ”レベルであることから、
SRFF2２２のリセツト出力信号“Q2”は第５図
ｄに示すように“Ｌ”レベルである。この状態を
第５図に示す初期状態ITLとする。
つぎに、制御信号３が第５図ａに示すように
“Ｈ”レベルとなると、システムクロツクパルス
信号４の立上がりエツジでSRFF1１８のセツト
入力信号“S1”は“Ｈ”レベルから“Ｌ”レベル
となり、これによつてSRFF1１８のリセツト入
力信号“R1”が“Ｈ”レベルであることから
SRFF1１８のセツト出力信号“Q1”は“Ｈ”レ
ベルから“Ｌ”レベルとなる。このとき、
SRFF2２２のセツト入力信号“S2”はシステム
クロツクパルス信号４の“Ｈ”レベルによつて依
然として“Ｌ”レベルである。また、SRFF2２
２のリセツト入力信号“R2”も“Ｌ”レベルで
あることからSRFF2２２のリセツト出力信号
“Q2”は第５図ｄに示すように依然として“Ｌ”
レベルである。したがつて、ノアゲート２６の出
力信号である単一パルス信号７は第５図ｅに示す
ように“Ｌ”レベルから“Ｈ”レベルとなる。
“Ｈ”レベルとなると、システムクロツクパルス
信号４の立上がりエツジでSRFF1１８のセツト
入力信号“S1”は“Ｈ”レベルから“Ｌ”レベル
となり、これによつてSRFF1１８のリセツト入
力信号“R1”が“Ｈ”レベルであることから
SRFF1１８のセツト出力信号“Q1”は“Ｈ”レ
ベルから“Ｌ”レベルとなる。このとき、
SRFF2２２のセツト入力信号“S2”はシステム
クロツクパルス信号４の“Ｈ”レベルによつて依
然として“Ｌ”レベルである。また、SRFF2２
２のリセツト入力信号“R2”も“Ｌ”レベルで
あることからSRFF2２２のリセツト出力信号
“Q2”は第５図ｄに示すように依然として“Ｌ”
レベルである。したがつて、ノアゲート２６の出
力信号である単一パルス信号７は第５図ｅに示す
ように“Ｌ”レベルから“Ｈ”レベルとなる。
つぎに、システムクロツクパルス信号４が
“Ｈ”レベルから“Ｌ”レベルになると、SRFF1
１８のセツト入力信号“S1”は“Ｌ”レベルから
“Ｈ”レベルとなり、SRFF1１８のリセツト入力
信号“R1”は依然として“Ｈ”レベルのままで
あることからリセツト出力信号“Q1”は第５図
ｃに示すように“Ｌ”レベルのままである。した
がつて、SRFF2２２のセツト入力信号“S2”が
“Ｌ”レベルから“Ｈ”レベルとなり、リセツト
入力信号“R2”が“Ｌ”レベルのままであるこ
とから、SRFF2２２のリセツト出力信号“Q2”
は第５図ｄに示すように“Ｌ”レベルから“Ｈ”
レベルとなり、ノアゲート２６の出力信号である
単一パルス信号７は第５図ｅに示すように一義的
に“Ｈ”レベルから“Ｌ”レベルとなる。そして
以後、制御信号３が“Ｈ”レベルを継続しても
SRFF1１８とSRFF2２２の状態は変化しないた
め、ノアゲート２６の出力信号である単一パルス
信号７は“Ｈ”レベルとなることはない。
“Ｈ”レベルから“Ｌ”レベルになると、SRFF1
１８のセツト入力信号“S1”は“Ｌ”レベルから
“Ｈ”レベルとなり、SRFF1１８のリセツト入力
信号“R1”は依然として“Ｈ”レベルのままで
あることからリセツト出力信号“Q1”は第５図
ｃに示すように“Ｌ”レベルのままである。した
がつて、SRFF2２２のセツト入力信号“S2”が
“Ｌ”レベルから“Ｈ”レベルとなり、リセツト
入力信号“R2”が“Ｌ”レベルのままであるこ
とから、SRFF2２２のリセツト出力信号“Q2”
は第５図ｄに示すように“Ｌ”レベルから“Ｈ”
レベルとなり、ノアゲート２６の出力信号である
単一パルス信号７は第５図ｅに示すように一義的
に“Ｈ”レベルから“Ｌ”レベルとなる。そして
以後、制御信号３が“Ｈ”レベルを継続しても
SRFF1１８とSRFF2２２の状態は変化しないた
め、ノアゲート２６の出力信号である単一パルス
信号７は“Ｈ”レベルとなることはない。
また制御信号３が“Ｈ”レベルから“Ｌ”レベ
ルに変化した場合にも前述の初期状態となるた
め、同様にノアゲート２６の出力信号である単一
パルス信号７は“Ｈ”レベルとなることはない。
ルに変化した場合にも前述の初期状態となるた
め、同様にノアゲート２６の出力信号である単一
パルス信号７は“Ｈ”レベルとなることはない。
このように、第４図に示す回路において、ノア
ゲート２６の出力信号である単一パルス信号７は
制御信号３の変化に対応してシステムクロツクパ
ルス信号４の１パルス分のパルス信号を発生す
る。そして、この第４図に示す回路を、例えば、
Ｃ―MOSで構成した場合、30個のトランジスタ
で構成することができると共に、素子間の接続関
係が簡単なことから占有面積を小さくすることが
できる。また、回路を初期化するための特別の信
号を必要とせず、制御信号自体によつて初期化を
図ることができる。
ゲート２６の出力信号である単一パルス信号７は
制御信号３の変化に対応してシステムクロツクパ
ルス信号４の１パルス分のパルス信号を発生す
る。そして、この第４図に示す回路を、例えば、
Ｃ―MOSで構成した場合、30個のトランジスタ
で構成することができると共に、素子間の接続関
係が簡単なことから占有面積を小さくすることが
できる。また、回路を初期化するための特別の信
号を必要とせず、制御信号自体によつて初期化を
図ることができる。
以上の説明から明らかなように、本発明は、複
雑な手段を用いることなく、ナンドゲートで構成
される第１のSR形フリツプフロツプとノアゲー
トで構成される第２のSR形フリツプフロツプと
を備え、この第１および第２のSR形フリツプフ
ロツプのリセツト出力信号を入力信号とするノア
ゲートの出力から制御信号の変化を検出し、クロ
ツクパルス一個分の単一パルス信号を得るという
簡単な構成によつて、少ない素子数でかつその接
続関係を簡単に構成できることから、集積回路内
に組み込む場合にそのパターン面積を小さくする
ことができるという利点がある。また、回路を初
期化するための特別の信号を必要とせず、制御信
号自体によつて初期化を図ることができるという
点においても極めて有効である。
雑な手段を用いることなく、ナンドゲートで構成
される第１のSR形フリツプフロツプとノアゲー
トで構成される第２のSR形フリツプフロツプと
を備え、この第１および第２のSR形フリツプフ
ロツプのリセツト出力信号を入力信号とするノア
ゲートの出力から制御信号の変化を検出し、クロ
ツクパルス一個分の単一パルス信号を得るという
簡単な構成によつて、少ない素子数でかつその接
続関係を簡単に構成できることから、集積回路内
に組み込む場合にそのパターン面積を小さくする
ことができるという利点がある。また、回路を初
期化するための特別の信号を必要とせず、制御信
号自体によつて初期化を図ることができるという
点においても極めて有効である。
このように、本発明によれば、従来のこの種の
単一パルス発生回路に比して多大の効果があり、
集積回路内に組み込む場合にそのパターン面積を
小さくすることができる単一パルス発生回路とし
ては独自のものである。
単一パルス発生回路に比して多大の効果があり、
集積回路内に組み込む場合にそのパターン面積を
小さくすることができる単一パルス発生回路とし
ては独自のものである。
第１図は従来の単一パルス発生回路の一例を示
す回路図、第２図は第１図のＤ型フリツプフロツ
プの構成を示す詳細な回路図、第３図は第１図の
動作説明に供する各部の波形を示す波形図、第４
図は本発明による単一パルス発生回路の一実施例
を示す回路図、第５図は第４図の動作説明に供す
る各部の波形を示す波形図である。 ３……制御信号、４……システムクロツクパル
ス信号、７……単一パルス信号、１７，１９，２
０……ナンドゲート、１８……第１のSR形フリ
ツプフロツプ、２１，２３，２４……ノアゲー
ト、２２……第２のフリツプフロツプ、２５……
インバータ、２６……ノアゲート。
す回路図、第２図は第１図のＤ型フリツプフロツ
プの構成を示す詳細な回路図、第３図は第１図の
動作説明に供する各部の波形を示す波形図、第４
図は本発明による単一パルス発生回路の一実施例
を示す回路図、第５図は第４図の動作説明に供す
る各部の波形を示す波形図である。 ３……制御信号、４……システムクロツクパル
ス信号、７……単一パルス信号、１７，１９，２
０……ナンドゲート、１８……第１のSR形フリ
ツプフロツプ、２１，２３，２４……ノアゲー
ト、２２……第２のフリツプフロツプ、２５……
インバータ、２６……ノアゲート。
Claims (1)
- １ 制御信号とシステムクロツクパルス信号とを
入力とし、この制御信号の変化を検出し、その変
化に対応して前記システムクロツクパルス信号の
クロツクパルス一個分の単一パルス信号を発生す
る単一パルス発生回路において、前記制御信号と
システムクロツクパルス信号とを入力とするナン
ドゲートの出力信号をセツト入力信号とし前記制
御信号をリセツト入力信号とするナンドゲートで
構成される第１のSR形フリツプフロツプと、こ
の第１のSR形フリツプフロツプのリセツト出力
信号と前記システムクロツクパルス信号とを入力
信号とするノアゲートの出力信号をセツト入力信
号とし前記制御信号の反転信号をリセツト入力信
号とするノアゲートで構成される第２のSR形フ
リツプフロツプとを備え、前記第１および第２の
SR形フリツプフロツプのそれぞれのリセツト出
力信号を入力信号とするノアゲートの出力から前
記クロツクパルス一個分の単一パルスの出力信号
を得るようにしたことを特徴とする単一パルス発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231132A JPS59123309A (ja) | 1982-12-29 | 1982-12-29 | 単一パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231132A JPS59123309A (ja) | 1982-12-29 | 1982-12-29 | 単一パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123309A JPS59123309A (ja) | 1984-07-17 |
| JPH0212409B2 true JPH0212409B2 (ja) | 1990-03-20 |
Family
ID=16918781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231132A Granted JPS59123309A (ja) | 1982-12-29 | 1982-12-29 | 単一パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123309A (ja) |
-
1982
- 1982-12-29 JP JP57231132A patent/JPS59123309A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123309A (ja) | 1984-07-17 |
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