JP2606550B2 - 位相比較回路 - Google Patents
位相比較回路Info
- Publication number
- JP2606550B2 JP2606550B2 JP5117994A JP11799493A JP2606550B2 JP 2606550 B2 JP2606550 B2 JP 2606550B2 JP 5117994 A JP5117994 A JP 5117994A JP 11799493 A JP11799493 A JP 11799493A JP 2606550 B2 JP2606550 B2 JP 2606550B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- terminal
- phase comparison
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、位相比較回路に関し、
特に、鋸波位相比較特性を有する位相比較回路に関す
る。
特に、鋸波位相比較特性を有する位相比較回路に関す
る。
【０００２】
【従来の技術】従来、この種の鋸波位相比較を有する位
相比較回路は、例えば特開昭６３−２３４７１７号公報
に示されたように、フリップフロップを２つ用いて構成
された位相比較回路が知られている。
相比較回路は、例えば特開昭６３−２３４７１７号公報
に示されたように、フリップフロップを２つ用いて構成
された位相比較回路が知られている。
【０００３】図３にその位相比較回路の構成を示す。こ
の位相比較回路は、２つのフリップフロップ１１，１２
を備えている。図４は動作を示すタイムチャートであ
る。
の位相比較回路は、２つのフリップフロップ１１，１２
を備えている。図４は動作を示すタイムチャートであ
る。
【０００４】フリップフロップ１１の初期状態はリセッ
ト後の状態で反転出力／Ｑ11（／は反転を意味する。図
では、アッパーバーを付して示してある。）は“ハイ
（ＨＩＧＨ）”となっている。この状態で入力クロック
９の立ち上がりが入力されるとフリップフロップ１１の
反転出力／Ｑ11は“ロー（ＬＯＷ）”となり、フリップ
フロップ１２をセットし、フリップフロップ１２の出力
Ｑ12は“ハイ”となると同時にフリップフロップ１２の
反転出力／Ｑ12が“ロー”になることにより、フリップ
フロップ１１がリセット状態となり、フリップフロップ
１１の反転出力／Ｑ11が“ハイ”となることでフリップ
フロップ１２のセット状態が解除される。その後、入力
クロック１０の立ち上がりでフリップフロップ１２の出
力Ｑ12が反転するため、フリップフロップ１２の出力Ｑ
12は“ロー”となり、反転出力／Ｑ12は“ハイ”となっ
てフリップフロップ１１のリセット状態を解除する。
ト後の状態で反転出力／Ｑ11（／は反転を意味する。図
では、アッパーバーを付して示してある。）は“ハイ
（ＨＩＧＨ）”となっている。この状態で入力クロック
９の立ち上がりが入力されるとフリップフロップ１１の
反転出力／Ｑ11は“ロー（ＬＯＷ）”となり、フリップ
フロップ１２をセットし、フリップフロップ１２の出力
Ｑ12は“ハイ”となると同時にフリップフロップ１２の
反転出力／Ｑ12が“ロー”になることにより、フリップ
フロップ１１がリセット状態となり、フリップフロップ
１１の反転出力／Ｑ11が“ハイ”となることでフリップ
フロップ１２のセット状態が解除される。その後、入力
クロック１０の立ち上がりでフリップフロップ１２の出
力Ｑ12が反転するため、フリップフロップ１２の出力Ｑ
12は“ロー”となり、反転出力／Ｑ12は“ハイ”となっ
てフリップフロップ１１のリセット状態を解除する。
【０００５】以後、この繰り返しにより、入力クロック
９の立ち上がりでフリップフロップ１２の出力Ｑ12が
“ハイ”となり、入力クロック１０の立ち上がりでフリ
ップフロップ１２の出力Ｑ12が“ロー”となるため、入
力クロック９，１０の位相差がパルス幅となって出力さ
れることになる。図中、１３はこの位相比較出力を示し
ている。
９の立ち上がりでフリップフロップ１２の出力Ｑ12が
“ハイ”となり、入力クロック１０の立ち上がりでフリ
ップフロップ１２の出力Ｑ12が“ロー”となるため、入
力クロック９，１０の位相差がパルス幅となって出力さ
れることになる。図中、１３はこの位相比較出力を示し
ている。
【０００６】
【発明が解決しようとする課題】位相比較回路の出力
は、入力クロック間の位相が１８０°ずれているときに
デューティ５０％のパルスを出力し、位相差がほとんど
無い場合は直流信号を出力しなければならない。
は、入力クロック間の位相が１８０°ずれているときに
デューティ５０％のパルスを出力し、位相差がほとんど
無い場合は直流信号を出力しなければならない。
【０００７】図３で述べた従来の回路では、図５のタイ
ムチャートに示すように、入力クロック間の位相が非常
に接近した場合、入力クロック９の立ち上がりによっ
て、フリップフロップ１２がセット状態となり、その間
に入力クロック１０の立ち上がりが入力されることがあ
る。このとき、入力されたクロック１０の立ち上がりで
フリップフロップ１２の出力Ｑ12は反転せず、フリップ
フロップ１２のセット状態が解除された後、次の入力ク
ロック１０の立ち上がりが入力されたところでフリップ
フロップ１２の出力Ｑ12が反転してしまい、入力クロッ
ク間の位相差がほとんど無いにも拘らず、デューティ５
０％のパルスが出力されてしまうという問題があった。
ムチャートに示すように、入力クロック間の位相が非常
に接近した場合、入力クロック９の立ち上がりによっ
て、フリップフロップ１２がセット状態となり、その間
に入力クロック１０の立ち上がりが入力されることがあ
る。このとき、入力されたクロック１０の立ち上がりで
フリップフロップ１２の出力Ｑ12は反転せず、フリップ
フロップ１２のセット状態が解除された後、次の入力ク
ロック１０の立ち上がりが入力されたところでフリップ
フロップ１２の出力Ｑ12が反転してしまい、入力クロッ
ク間の位相差がほとんど無いにも拘らず、デューティ５
０％のパルスが出力されてしまうという問題があった。
【０００８】本発明の目的は、このような問題を解決
し、入力クロック間の位相が極めて接近した場合でも、
位相比較回路の正常出力が得られる位相比較回路を提供
することにある。
し、入力クロック間の位相が極めて接近した場合でも、
位相比較回路の正常出力が得られる位相比較回路を提供
することにある。
【０００９】本発明の他の目的は、論理回路のみで実現
でき、デジタルＬＳＩ化が容易な位相比較回路を提供す
ることにある。
でき、デジタルＬＳＩ化が容易な位相比較回路を提供す
ることにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１ＤフリップフロップのＤ端子を直流
電圧源に接続し、第１Ｄフリップフロップの／Ｑ端子を
第２Ｄフリップフロップ及び第３Ｄフリップフロップの
／Ｓ端子に接続し、第１Ｄフリップフロップの／Ｒ端子
をＯＲゲートの出力端に接続し、第２Ｄフリップフロッ
プのＤ端子をＯＲゲートの一方の入力端及び第２Ｄフリ
ップフロップの／Ｑ端子に接続し、第３Ｄフリップフロ
ップのＤ端子をＯＲゲートの他方の入力端及び第３Ｄフ
リップフロップの／Ｑ端子に接続し、第１入力クロック
を第１ＤフリップフロップのＣ端子及びインバータを介
して第２ＤフリップフロップのＣ端子に入力し、第２入
力クロックを第３ＤフリップフロップのＣ端子に入力
し、第３ＤフリップフロップのＱ端子から位相比較出力
を出力するようにしたものである。
に、本発明は、第１ＤフリップフロップのＤ端子を直流
電圧源に接続し、第１Ｄフリップフロップの／Ｑ端子を
第２Ｄフリップフロップ及び第３Ｄフリップフロップの
／Ｓ端子に接続し、第１Ｄフリップフロップの／Ｒ端子
をＯＲゲートの出力端に接続し、第２Ｄフリップフロッ
プのＤ端子をＯＲゲートの一方の入力端及び第２Ｄフリ
ップフロップの／Ｑ端子に接続し、第３Ｄフリップフロ
ップのＤ端子をＯＲゲートの他方の入力端及び第３Ｄフ
リップフロップの／Ｑ端子に接続し、第１入力クロック
を第１ＤフリップフロップのＣ端子及びインバータを介
して第２ＤフリップフロップのＣ端子に入力し、第２入
力クロックを第３ＤフリップフロップのＣ端子に入力
し、第３ＤフリップフロップのＱ端子から位相比較出力
を出力するようにしたものである。
【００１１】
【実施例】次に、本発明の実施例を説明する。
【００１２】図１は、一実施例である位相比較回路の回
路図である。この位相比較回路は、入力クロック１の立
ち上がりで動作するフリップフロップ３と、このクロッ
クを反転させるインバータ７と、このインバータ７より
出力された反転クロックの立ち上がりで動作し、フリッ
プフロップ３の出力でセットされるフリップフロップ４
と、入力クロック２の立ち上がりで動作し、フリップフ
ロップ３の出力でセットされるフリップフロップ５と、
フリップフロップ４，５の出力でフリップフロップ３に
リセットをかけるためのＯＲゲート６とを有する。
路図である。この位相比較回路は、入力クロック１の立
ち上がりで動作するフリップフロップ３と、このクロッ
クを反転させるインバータ７と、このインバータ７より
出力された反転クロックの立ち上がりで動作し、フリッ
プフロップ３の出力でセットされるフリップフロップ４
と、入力クロック２の立ち上がりで動作し、フリップフ
ロップ３の出力でセットされるフリップフロップ５と、
フリップフロップ４，５の出力でフリップフロップ３に
リセットをかけるためのＯＲゲート６とを有する。
【００１３】本実施例の動作を、図２のタイムチャート
をも参照しながら説明する。
をも参照しながら説明する。
【００１４】入力クロック１の立ち上がりで、初めに
“ハイ”の状態にあったフリップフロップ３の反転出力
／Ｑ3 が“ロー”となり、フリップフロップ４，５がセ
ット状態となり、フリップフロップ４，５の反転出力／
Ｑ4 ，／Ｑ5 が“ロー”となり、反転出力／Ｑ4 ，／Ｑ
5 が共に“ロー”となったときにＯＲゲート６の出力が
“ロー”となり、フリップフロップ３がリセット状態と
なり、反転出力／Ｑ3 が“ハイ”となるため、フリップ
フロップ４，５のセット状態が解除される。
“ハイ”の状態にあったフリップフロップ３の反転出力
／Ｑ3 が“ロー”となり、フリップフロップ４，５がセ
ット状態となり、フリップフロップ４，５の反転出力／
Ｑ4 ，／Ｑ5 が“ロー”となり、反転出力／Ｑ4 ，／Ｑ
5 が共に“ロー”となったときにＯＲゲート６の出力が
“ロー”となり、フリップフロップ３がリセット状態と
なり、反転出力／Ｑ3 が“ハイ”となるため、フリップ
フロップ４，５のセット状態が解除される。
【００１５】その後、入力クロック２の立ち上がりで、
フリップフロップ５の反転出力／Ｑ5 が反転し、ＯＲゲ
ート６を介してフリップフロップ３のリセット端子に入
力され、フリップフロップ３のリセット状態が解除さ
れ、初期状態に戻る。
フリップフロップ５の反転出力／Ｑ5 が反転し、ＯＲゲ
ート６を介してフリップフロップ３のリセット端子に入
力され、フリップフロップ３のリセット状態が解除さ
れ、初期状態に戻る。
【００１６】２つの入力クロック１，２の位相が接近
し、フリップフロップ５がセット状態となっている間に
入力クロック２の立ち上がりがきてしまった場合、フリ
ップフロップ５の反転出力／Ｑ5 が反転せず／Ｑ5 出力
は“ロー”のままであり、／Ｑ5 出力によってフリップ
フロップ３のリセット状態を解除することはできない
が、入力クロック１を反転させたインバータ７の出力の
立ち上がり、つまり入力クロック１の立ち下がりのタイ
ミングでフリップフロップ４の反転出力／Ｑ4 が反転し
“ハイ”となり、ＯＲゲート６を介してフリップフロッ
プ３のリセット端子に入力され、フリップフロップ３の
リセット状態が解除され、フリップフロップ３は初期状
態に戻ることができ、このとき、位相比較出力Ｑ5 は
“ハイ”を継続し、直流信号を出力する。つまり、入力
クロック２の立ち上がり、または入力クロック１の立ち
下がりのどちらかのタイミングでフリップフロップ４，
５のどちらかが必ず反転し、フリップフロップ３のリセ
ットを解除するため、入力クロック１の次の立ち上がり
時には必ずフリップフロップ３のリセット状態は解除さ
れており、位相比較回路の正常なサイクルを継続するこ
とになる。
し、フリップフロップ５がセット状態となっている間に
入力クロック２の立ち上がりがきてしまった場合、フリ
ップフロップ５の反転出力／Ｑ5 が反転せず／Ｑ5 出力
は“ロー”のままであり、／Ｑ5 出力によってフリップ
フロップ３のリセット状態を解除することはできない
が、入力クロック１を反転させたインバータ７の出力の
立ち上がり、つまり入力クロック１の立ち下がりのタイ
ミングでフリップフロップ４の反転出力／Ｑ4 が反転し
“ハイ”となり、ＯＲゲート６を介してフリップフロッ
プ３のリセット端子に入力され、フリップフロップ３の
リセット状態が解除され、フリップフロップ３は初期状
態に戻ることができ、このとき、位相比較出力Ｑ5 は
“ハイ”を継続し、直流信号を出力する。つまり、入力
クロック２の立ち上がり、または入力クロック１の立ち
下がりのどちらかのタイミングでフリップフロップ４，
５のどちらかが必ず反転し、フリップフロップ３のリセ
ットを解除するため、入力クロック１の次の立ち上がり
時には必ずフリップフロップ３のリセット状態は解除さ
れており、位相比較回路の正常なサイクルを継続するこ
とになる。
【００１７】以降、このサイクルが継続されることによ
り、２つの入力クロックの位相関係がいかなる場合でも
フリップフロップ５の出力Ｑ5 が、入力クロック１の立
ち上がりで“ハイ”となり、入力クロック２の立ち上が
りで“ロー”となるため、入力クロック１，２間の位相
差がパルス幅となって出力される。
り、２つの入力クロックの位相関係がいかなる場合でも
フリップフロップ５の出力Ｑ5 が、入力クロック１の立
ち上がりで“ハイ”となり、入力クロック２の立ち上が
りで“ロー”となるため、入力クロック１，２間の位相
差がパルス幅となって出力される。
【００１８】
【発明の効果】以上説明したように本発明の位相比較回
路では、入力クロック間の位相が極めて接近した場合で
も、位相比較回路の正常出力が得られるという効果があ
る。また、位相比較回路を構成する要素がフリップフロ
ップ，ＯＲゲート，インバータのみであるため、容易に
デジタルＬＳＩに組み込むことが可能である。
路では、入力クロック間の位相が極めて接近した場合で
も、位相比較回路の正常出力が得られるという効果があ
る。また、位相比較回路を構成する要素がフリップフロ
ップ，ＯＲゲート，インバータのみであるため、容易に
デジタルＬＳＩに組み込むことが可能である。
【図１】本発明の一実施例である位相比較回路のブロッ
ク図である。
ク図である。
【図２】図１の位相比較回路の動作を説明するためのタ
イムチャートである。
イムチャートである。
【図３】従来の位相比較回路のブロック図である。
【図４】図３の位相比較回路の動作を説明するためのタ
イムチャートである。
イムチャートである。
【図５】図３の位相比較回路の動作を説明するためのタ
イムチャートである。
イムチャートである。
１，２，９，１０ 入力クロック ３，４，５，１１，１２ フリップフロップ ６ ＯＲゲート ７ インバータ
Claims (1)
- 【請求項１】第１ＤフリップフロップのＤ端子を直流電
圧源に接続し、第１Ｄフリップフロップの／Ｑ端子を第
２Ｄフリップフロップ及び第３Ｄフリップフロップの／
Ｓ端子に接続し、第１Ｄフリップフロップの／Ｒ端子を
ＯＲゲートの出力端に接続し、第２Ｄフリップフロップ
のＤ端子をＯＲゲートの一方の入力端及び第２Ｄフリッ
プフロップの／Ｑ端子に接続し、第３Ｄフリップフロッ
プのＤ端子をＯＲゲートの他方の入力端及び第３Ｄフリ
ップフロップの／Ｑ端子に接続し、第１入力クロックを
第１ＤフリップフロップのＣ端子及びインバータを介し
て第２ＤフリップフロップのＣ端子に入力し、第２入力
クロックを第３ＤフリップフロップのＣ端子に入力し、
第３ＤフリップフロップのＱ端子から位相比較出力を出
力するようにしたことを特徴とする位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117994A JP2606550B2 (ja) | 1993-05-20 | 1993-05-20 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5117994A JP2606550B2 (ja) | 1993-05-20 | 1993-05-20 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334501A JPH06334501A (ja) | 1994-12-02 |
| JP2606550B2 true JP2606550B2 (ja) | 1997-05-07 |
Family
ID=14725407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5117994A Expired - Lifetime JP2606550B2 (ja) | 1993-05-20 | 1993-05-20 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606550B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55126263A (en) * | 1979-03-23 | 1980-09-29 | Canon Inc | Variable magnification optical device |
-
1993
- 1993-05-20 JP JP5117994A patent/JP2606550B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06334501A (ja) | 1994-12-02 |
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