JPH0342815B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 同期式分周回路であつて、禁止パターンの検出
結果を分周回路の一意的に決定する入力に印加す
ることにより所定の分周機能を果たし、分周速度
限界を向上させようとするものである。

〔産業上の利用分野〕

本発明は分周回路に関する。

一定の周期で繰り返している信号の系列を整数
倍の周期に変換する回路は、一般に分周回路と呼
ばれる。

第６図に、３台のフリツプフロツプ（FF）１
^０，２⁰，３⁰により構成された同期式６分周回路
の例を示す。

FF3台を用いると８通りのパターンが形成され
るが、そのうち正常出力パターンは第７図に示さ
れるように６通りであり、他の２通りは第８図に
示されるように禁止出力パターンが形成される。

このため、電源投入時には、FFの初期設定が
不定であり、たまたま第８図のような状態になる
とカウンタがループを描き、２分周回路になつて
しまう。

従つて、分周回路においては、第８図に示すよ
うな禁止出力パターンが形成されないように工夫
をする必要がある。

本発明は、かかる禁止出力パターンを防止する
ようにした分周回路に関する。

〔従来の技術〕

従来、上述した禁止出力パターン（第８図）が
入り込まないような分周回路として、第４図に示
す第１の回路と第５図に示す第２の回路があつ
た。

第１従来回路（第４図）は、ノアゲート４¹を
設けこれにセツトリセツト式のフリツプフロツプ
１¹と３¹の出力及び２¹のＱ出力を入力させ、
禁止出力パターン（第８図）をノアゲート４¹に
より検出しその出力をフリツプフロツプのセツト
Ｓ又はリセツトＲ端子に入力させる。

これにより、禁止出力パターン（第８図）発生
時にFFの出力状態を正常の出力パターンに強制
的に設定させてしまう（第６図）。

また、第２従来回路は、２つのノアゲート４²
と５²を設け、４²には各FFのＱ出力を、５²には
FF１²の出力と３²のＱ出力を、それぞれ入力
させる。

これにより、４²と５²でワイアドオアをとつて
１クロツクシフトした場合の正常出力パターンを
得るようになつている。例えば、禁止パターンが
１、０、１の場合には４²と５²の出力は共に０と
なり１クロツクシフトした状態では０、０、１が
出力される。即ち、第８図において、１、０、１
の次は明らかに０、１、０が出力される筈である
が、第５図の構成によればQ₁の０がQ₂にシフト
しQ₂の１がQ₃にシフトしQ₁には上記ワイアドオ
アされた０が出力される。従つて第７図の破線で
囲まれた正常パターン０、０、１が出力される。

〔発明が解決しようとする問題点〕

上述したように、第１従来回路（第４図）は禁
止出力パターン発生時にFF自体の状態を任意の
正常出力パターンに設定するのに対し、第２従来
回路（第５図）はいわばループ系により１クロツ
クシフトした後の正常出力パターンを形成して禁
止出力パターンが形成されないようにするという
相違点がある。

しかし、第１従来回路（第４図）は、セツトリ
セツト端子を利用するために他の形式のFFに用
いられず利用範囲が狭いという問題点がある。

また、第２従来回路（第５図）はループ系にゲ
ートが挿入されるためにFFが出力するまでに、
ゲートの遅延時間とFFの遅延時間並びにセツト
アツプ時間が加算され、分周速度限界が低下する
という問題点がある。

〔問題点を解決するための手段〕

本発明は上記問題点を解決し、セツトリセツト
式以外のフリツプフロツプにより構成できるよう
にすると共に分周速度限界の向上を目的とする。

その手段は、第１図に示すように、FF２の
出力とFF３のＱ出力を入力とし、出力が他のFF
１の出力にワイヤードOR接続された正常出力パ
ターン挿入回路４を設けた分周回路から成る。こ
の正常出力パターン挿入回路４は、FF２のＱ出
力が“１”レベル、かつFF３のＱ出力が“０”
レベルのときに、“１”レベルの信号を出力する。
従つて、FF２と３から禁止出力パターン（例え
ば第８図）が発生しても、該挿入回路４の出力を
FF１の出力端子に印加して強制的にFF１の出力
を正常出力パターンに変えてやれば、１クロツク
分だけ遅れて各FFからは正常出力パターンが発
生することとなる（第７図）。

〔作用〕

第１図の構成にすれば、セツトリセツト端子を
利用しないので他の形式のFFにも使用できる。

また、正常出力パターン挿入回路４の出力を直
接にFF１の出力端子に印加することによりワイ
アドオアの論理がとられるようになつている。か
かる構成にすれば、例えば正常時に６通りのパタ
ーンの場合（第６図）は回路４は介さず、２通り
の禁止出力パターン発生時（第７図）のみ回路４
を通せばよいので、分周速度限界を向上させるこ
とができる。

〔実施例〕

以下、本発明を実施例により添付図面を参照し
て説明する。

第２図は本発明の実施例を示す構成図である。

第２図において、参照符号１，２及び３はフリ
ツプフロツプ（FF）、４は正常出力パターン挿入
回路、CKは被分周クロツクである。

挿入回路４はノアゲート４１により構成され、
該ノアゲートの入力Ｘ，ＹはそれぞれFF２の
出力及びFF３のＱ出力であり、またノアゲート
４１の出力ＺはFF１のＱ出力へ印加されている。

正常時には、第３図Ａに示すパターンが順次第
２図に示す各FFから出力される。

例えば、正常出力パターンが１、１、１の場
合、ノアゲート４１の入力はそれぞれ０、１とな
るが、出力Ｚは１である。従つて、各FFの出力
は１、１、１であり不変である。

しかし、禁止出力パターン、例えば第３図Ｂの
０、１、０が発生すると、破線で示すように、
Ｘ，Ｙ共に０となる（第３図ｃ）。従つて、出力
Ｚは１となる（第３図ｃ）。

このため、各FFのＱ出力Q₁，Q₂，Q₃は、一点
鎖線で示すように、１、１、０となる。

この１、１、０は、次のCKにより、各FFでシ
フトされて、第３図Ａの矢印で示すように、正常
出力パターンにつなげられる。

このような動作は、禁止出力パターン１、０、
１（第３図Ｂ）が発生したときも同様である。即
ち、この１、０、１の場合はＸ，Ｙ共に１となる
のでＺが０となる。従つて第３図Ａの破線で囲ま
れた０、０、１の次の０、０、０から正常な分周
回路として機能することになる。

本発明においては、従来考慮しなければならな
かつたFFの遅延時間（例えば2.0〔ns〕）、ゲート
の遅延時間（例えば1.0〔ns〕）及びFFのセツトア
ツプ時間（例えば0.8〔ns〕）のうち、ゲートの遅
延時間が省略できることになる。

従つて、従来１／2.0＋1.0＋0.8≒260〔ＭHz〕を越 えることができなかつた分周速度限界が
１／2.0＋0.8≒350〔ＭHz〕まで向上する。

〔発明の効果〕 上記のとおり、本発明によればセツトリセツト
式フリツプフロツプを用いずかつゲートを挿入し
たループ系も用いないで、正常出力パターン挿入
回路を設けることにより禁止出力パターンを正常
出力パターンに強制的に設定することができるの
で、適用範囲が拡大すると共に分周速度限界も大
幅に向上する。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の実
施例の構成図、第３図は本発明の動作説明図、第
４図は第１従来回路の構成図、第５図は第２従来
回路の構成図、第６図は分周回路の一般的構成
図、第７図は正常出力パターンを示す図、第８図
は禁止出力パターンを示す図である。 １，２，３……フリツプフロツプ、４……正常
出力パターン挿入回路、４１……ノアゲート、
Ｘ，Ｙ……ノアゲートの入力、Ｚ……ノアゲート
の出力、CK……被分周パルス。

Claims (1)

1. 【特許請求の範囲】 １ 複数個のフリツプフロツプを、そのＱ出力を
   次段の入力に接続し、最終段の出力を初段の入
   力に接続してループ状に結合して構成した分周回
   路であつて、各フリツプフロツプの出力から
   “０”と“１”の組み合わせからなる正常時出力
   パターンに加えて、異常があつた場合に禁止出力
   パターンが出力される分周回路において、 最終段フリツプフロツプのＱ出力と最終段の前
   段フリツプフロツプの出力を入力とし、出力が
   他のフリツプフロツプのＱ出力にワイヤードOR
   で接続される正常出力パターン挿入回路を設け、 最終段の前段フリツプフロツプのＱ出力が
   “１”レベル、かつ最終段のフリツプフロツプの
   Ｑ出力が“０”レベルのときに、この正常出力パ
   ターン挿入回路は“１”レベルの信号を出力する
   ことを特徴とする分周回路。