KR930006139Y1 - 2.5 분주회로 - Google Patents

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KR930006139Y1
KR930006139Y1 KR2019910009948U KR910009948U KR930006139Y1 KR 930006139 Y1 KR930006139 Y1 KR 930006139Y1 KR 2019910009948 U KR2019910009948 U KR 2019910009948U KR 910009948 U KR910009948 U KR 910009948U KR 930006139 Y1 KR930006139 Y1 KR 930006139Y1
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이희연
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금성일렉트론 주식회사
문정환
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    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
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    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/48—Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two

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Abstract

내용 없음.

Description

2.5 분주회로
제1도는 본 고안에 따른 2.5 분주회로도.
제2도는 제1도에서의 각 부의 파형도.
* 도면의 주요부분에 대한 부호의 설명
FF1-FF4 : 플립플롭 ND1, ND2 : 낸드 게이트
X-OR1 : 배타적 오아 게이트 I1 : 반전기
본 고안은 입력신호를 분주하는 회로에 관한 것으로, 특히 2.5배수로 분주된 신호를 얻는데 적당하도록 한 2.5 분주회로에 관한 것이다.
제1도는 본 고안의 분주회로도로서 이에 도시한 바와같이, 낸드게이트(ND1)신호를 입력으로 하는 플립플롭(FF1)에 대하여 그 출력(A)을 상기 낸드게이트(ND1)의 일측 입력으로 피이드백 시킴과 아울러 배타적 오아게이트(X-OR1)를 통해 플립플롭(FF2)에 입력하고 상기 플립플롭(FF2)의 출력(B)을 상기 플립플롭(FF1)의 반전 출력신호(A')와 함께 낸드게이트(ND2)에 인가하여 상기 낸드 게이트(ND2)의 출력이 플립플롭(FF3)의 입력신호(DC)로 작용하게 하고 상기 플립플롭(FF3)의 출력신호(C)를 상기 낸드 게이트(ND1)의 타측 입력단자에 인가하고 상기 플립플롭(FF1, FF2)의 반전 출력(A', B') 및 플립플롭(FF3)의 출력(C)을 3입력 낸드게이트(ND3)에 인가하여 반전기(I1)를 통해 클럭신호(CP)가 인가될 때 상기 낸드게이트(ND3)의 출력신호가 플립플롭(FF4)을 통해 반전 출력되어 상기 플립플롭(FF3)의 반전 출력신호(C')와 함께 오아 게이트(OR1)에서 오아링되어 최종 2.5분주 신호를 출력하도록 하여 신호 분주부(10)를 구성한다.
상기와 같이 구성되는 본 고안의 회로에 대하여 그 동작 및 작용효과를 제2도의 파형도의 파형도와 함께 상세히 설명하면 다음과 같다.
먼저, 각 플립플롭(FF1-FF4)의 현재 상태를 각기 A(t), B(t), C(t), D(t)이라고 하고, 다음 클럭 펄스(CP)가 인가될때 각 플립플롭에서의 출력을 각기 A(t+1), B(t+1), C(t+1), D(t+1)이라고 하면 상기 플립플롭(FF1-FF3)의 다음 상태의 출력값은 현재 상태의 함수로서 다음과 같은 상태 방정식으로 표현될 수 있다.
A(t+1)=A'+C', B(t+1)=A'b+AB, C(t+1)=A+B' … (1)
여기서 플립플롭(FF1-FF3)은 클럭펄스(CP)의 상승에지에 동기되며 플립플롭(FF4)는 클럭신호(CP)의 하강에지에 동기되어 클럭신호(CP)의 상승에지에서 플립플롭(FF1-FF3)의 출력(A, B, C)이 결정되고 난 뒤에 그 출력신호(A, B, C)의 상태에 따라 플립플롭(FF4)의 출력(D)이 결정된다.
이와같은 상태에서 상기 플립플롭(FF1-FF3)의 출력이 ABC=111이라면 각 플립플롭(FF1-FF3)의 입력신호(DA, DB, DC)는 상기(1)식의 상태 방정식에서와 같은 논리식에 의해 DA=0, DB=1, DC=1가 되고 다음 클럭신호(CP)가 인가될때 상기 플립플롭(FF1-FF3)의 출력은 A(t+1)B(t+1)C(t+1)=011이 된다.
한편, 상기 플립플롭(FF1-FF3)의 출력(A, B, C)이 바뀌면 이 신호는 입력으로 다시 피이드백되어 상기 (1)식과 같은 논리조합에 의해 정해진 출력을 내므로 시스템은 클럭펄스(CP)가 인가될 때마다 순차적인 값을 출력하는 순차회로로서 동작한다.
이때 각 플립플롭(FF1-FF3)이 클럭펄스가 인가될 때마다 순차적으로 출력하는 값(ABC)는 111→011→100→101→011을 반복하게 되고, 플립플롭(FF4)의 출력(D)은 T1 스태이트(STATE)의 클럭펄스(CP)의 하강에지에서 0→1롤 반전된 다음 T5 스태이트의 클럭펄스(CP)의 하강에지에서 다시 1→0으로 반전이 된다. 따라서 오아게이트(OR1)에 인가되는 상기 플립플롭(FF4)의 반전 출력신호는 T1스태이트에서 1→0으로 반전된 다음 T5스태이트에서 다시 0→1로 반전되므로 이를 오아링한 최종 출력(Y)은 제2도의 파형도에서 도시한 바와같이 5주기의 클럭펄스(CP)에 대하여 2주기의 신호를 발생하여 결국 입력신호(CP)를 2.5 분주한 파형을 생성하게 된다.
이상에서와 같이 본 고안은 다수의 플립플롭 및 논리소자에 의해 입력신호를 2.5 분주한 신호를 얻을 수 있게 해준다.

Claims (1)

  1. 낸드게이트(ND1)신호를 입력하로 하는 플립플롭(FF1)에 대하여 그 출력(A)을 상기 낸드게이트(ND1)의 일측 입력으로 피이드백 시킴과 아울러 배타적 오아게이트(X-OR1)를 통해 플립플롭(FF2)에 입력하고 상기 플립플롭(FF2)의 출력(B)을 상기 플립플롭(FF1)의 반전 출력신호(A')와 함께 낸드게이트(ND2)에 인가하여 상기 낸드게이트(ND2)의 출력이 플립플롭(FF3)의 입력신호(DC)로 작용하게 하고 상기 플립플롭(FF3)의 출력신호(C)를 상기 낸드게이트(ND1)의 타측 입력단자에 인가하고 상기 플립플롭(FF1, FF2)의 반전 출력(A', B') 및 플립플롭(FF3)의 출력(C)을 3입력 낸드게이트(ND3)에 인가하여 반전기(I1)를 통해 클럭신호(CP)가 인가될 때 상기 낸드게이트(ND3)의 출력신호가 플립플롭(FF4)을 통해 반전 출력되어 상기 플립플롭(FF3)의 반전 출력신호(C')와 함께 오아 게이트(OR1)에서 오아링되어 최종 2.5분주 신호를 출력하도록 하여 신호 분주부(10)를 포함하여 구성한 것을 특징으로 하는 2.5 분주회로.
KR2019910009948U 1991-07-01 1991-07-01 2.5 분주회로 KR930006139Y1 (ko)

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