JPH04292011A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH04292011A JPH04292011A JP3080537A JP8053791A JPH04292011A JP H04292011 A JPH04292011 A JP H04292011A JP 3080537 A JP3080537 A JP 3080537A JP 8053791 A JP8053791 A JP 8053791A JP H04292011 A JPH04292011 A JP H04292011A
- Authority
- JP
- Japan
- Prior art keywords
- output
- gate
- input signal
- input
- terminal
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 19
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、クロックのパルス幅
に関係なく、フリップフロップ（以下、ＦＦという。）
のＱ出力を最小パルス幅に設定するパルス発生器につい
てのものである。
に関係なく、フリップフロップ（以下、ＦＦという。）
のＱ出力を最小パルス幅に設定するパルス発生器につい
てのものである。
【０００２】
【従来の技術】次に、従来技術によるパルス発生回路の
構成を図４により説明する。図４の６はＦＦ、１１と１
２は入力信号、１３はＦＦ６のＱ出力である。次に、図
４のタイミング波形を図５により説明する。図５アは入
力信号１１の波形、図５イは入力信号１２の波形、図５
ウはＱ出力１３の波形である。図５では、Ｑ出力１３の
初期値が「Ｈ」のとき、入力信号１１が入力信号１２よ
り早くくると、どんなタイミングでもＱ出力１３が発生
する。
構成を図４により説明する。図４の６はＦＦ、１１と１
２は入力信号、１３はＦＦ６のＱ出力である。次に、図
４のタイミング波形を図５により説明する。図５アは入
力信号１１の波形、図５イは入力信号１２の波形、図５
ウはＱ出力１３の波形である。図５では、Ｑ出力１３の
初期値が「Ｈ」のとき、入力信号１１が入力信号１２よ
り早くくると、どんなタイミングでもＱ出力１３が発生
する。
【０００３】次に、図４のタイミング波形の他の例を図
６により説明する。図６アは入力信号１１の波形、図６
イは入力信号１２の波形、図６ウはＱ出力１３の波形で
ある。図６では、Ｑ出力１３の初期値が「Ｌ」であり、
入力信号１２が入力信号１１より早くきている。この場
合は、入力信号１２が「Ｈ」の間に入力信号１１がきて
もＱ出力１３は発生しない。すなわち、入力信号１２の
パルス幅以下のＱ出力１３は得られない。
６により説明する。図６アは入力信号１１の波形、図６
イは入力信号１２の波形、図６ウはＱ出力１３の波形で
ある。図６では、Ｑ出力１３の初期値が「Ｌ」であり、
入力信号１２が入力信号１１より早くきている。この場
合は、入力信号１２が「Ｈ」の間に入力信号１１がきて
もＱ出力１３は発生しない。すなわち、入力信号１２の
パルス幅以下のＱ出力１３は得られない。
【０００４】
【発明が解決しようとする課題】図４の入力信号１１と
入力信号１２がどのようなタイミングできても、入力信
号１１と入力信号１２のパルス幅に関係なく、Ｑ出力１
３のパルス幅を設定できるようにすることを目的とする
。
入力信号１２がどのようなタイミングできても、入力信
号１１と入力信号１２のパルス幅に関係なく、Ｑ出力１
３のパルス幅を設定できるようにすることを目的とする
。
【０００５】
【課題を解決するための手段】この目的を達成するため
、この発明では、入力信号１１を入力とするＡＮＤゲー
ト１と、入力信号１２を入力とするＡＮＤゲート２と、
ＡＮＤゲート１の出力とＡＮＤゲート２の出力を入力と
するＯＲゲート３と、ＯＲゲート３の出力がＣＫ端子に
接続され、セット信号１５がＳ端子に接続され、Ｑ出力
１４がＤ端子に接続されるＦＦ４と、ＦＦ４のＱ出力１
４を入力とするインバータ５とを備え、インバータ５の
出力をＡＮＤゲート１の入力とし、Ｑ出力１４をＡＮＤ
ゲート２の入力とし、入力信号１１と入力信号１２の波
形幅に関係なく、入力信号１１と入力信号１２の縁だけ
でＦＦ４のＱ出力１３出力幅を設定する。
、この発明では、入力信号１１を入力とするＡＮＤゲー
ト１と、入力信号１２を入力とするＡＮＤゲート２と、
ＡＮＤゲート１の出力とＡＮＤゲート２の出力を入力と
するＯＲゲート３と、ＯＲゲート３の出力がＣＫ端子に
接続され、セット信号１５がＳ端子に接続され、Ｑ出力
１４がＤ端子に接続されるＦＦ４と、ＦＦ４のＱ出力１
４を入力とするインバータ５とを備え、インバータ５の
出力をＡＮＤゲート１の入力とし、Ｑ出力１４をＡＮＤ
ゲート２の入力とし、入力信号１１と入力信号１２の波
形幅に関係なく、入力信号１１と入力信号１２の縁だけ
でＦＦ４のＱ出力１３出力幅を設定する。
【０００６】
【作用】次に、この発明によるパルス発生回路の構成を
図１により説明する。図１の１と２はＡＮＤゲート、３
はＯＲゲート、４はＦＦ、５はインバータである。ＡＮ
Ｄゲート１は入力信号１１とインバータ５の出力を入力
とし、ＡＮＤゲート２は入力信号１２とＦＦ４のＱ出力
１４を入力とする。ＯＲゲート３はＡＮＤゲート１の出
力とＡＮＤゲート２の出力を入力とし、ＯＲゲート３の
出力はＦＦ４のＣＫ端子に接続される。ＦＦ４のＳ端子
にはセット信号１５が入力され、Ｑ出力１４はＤ端子に
接続される。インバータ５はＦＦ４のＱ出力１４を入力
とする。
図１により説明する。図１の１と２はＡＮＤゲート、３
はＯＲゲート、４はＦＦ、５はインバータである。ＡＮ
Ｄゲート１は入力信号１１とインバータ５の出力を入力
とし、ＡＮＤゲート２は入力信号１２とＦＦ４のＱ出力
１４を入力とする。ＯＲゲート３はＡＮＤゲート１の出
力とＡＮＤゲート２の出力を入力とし、ＯＲゲート３の
出力はＦＦ４のＣＫ端子に接続される。ＦＦ４のＳ端子
にはセット信号１５が入力され、Ｑ出力１４はＤ端子に
接続される。インバータ５はＦＦ４のＱ出力１４を入力
とする。
【０００７】次に、図１の波形図を図２により説明する
。図２は入力信号１１が先で、入力信号１２が後の場合
であり、最初のＱ出力１３は「Ｈ」の場合の波形図であ
る。図２アはセット信号１５の波形図であり、図２イは
Ｑ出力１３の波形図である。図２ウはＱ出力１４の波形
図であり、図２エは入力信号１１の波形図である。図２
オはＡＮＤゲート１の出力波形であり、図２カは入力信
号１２の波形図である。図２キはＡＮＤゲート２の出力
波形であり、図２クはＯＲゲート３の出力波形図である
。図２イのＱ出力１３のパルス幅は、入力信号１１と入
力信号１２の縁だけで決定される。
。図２は入力信号１１が先で、入力信号１２が後の場合
であり、最初のＱ出力１３は「Ｈ」の場合の波形図であ
る。図２アはセット信号１５の波形図であり、図２イは
Ｑ出力１３の波形図である。図２ウはＱ出力１４の波形
図であり、図２エは入力信号１１の波形図である。図２
オはＡＮＤゲート１の出力波形であり、図２カは入力信
号１２の波形図である。図２キはＡＮＤゲート２の出力
波形であり、図２クはＯＲゲート３の出力波形図である
。図２イのＱ出力１３のパルス幅は、入力信号１１と入
力信号１２の縁だけで決定される。
【０００８】図２アのセット信号１５はＦＦ４のＳ端子
に入り、ＦＦ４の初期条件をセットする。セット信号１
５が入ると、ＦＦ４のＱ出力１３は「Ｈ」になり、Ｑ出
力１４は「Ｌ」になる。インバータ５の出力は「Ｈ」に
なる。このとき入力信号１１がくると、ＡＮＤゲート１
、ＯＲゲート３を通りＦＦ４のＣＫ端子をトリガする。 このときＦＦ４のＤ端子は「Ｌ」なので、Ｑ出力１３は
「Ｈ」から「Ｌ」に反転する。同じように、Ｑ出力１４
は「Ｈ」になり、インバータ５の出力は「Ｌ」に反転す
る。
に入り、ＦＦ４の初期条件をセットする。セット信号１
５が入ると、ＦＦ４のＱ出力１３は「Ｈ」になり、Ｑ出
力１４は「Ｌ」になる。インバータ５の出力は「Ｈ」に
なる。このとき入力信号１１がくると、ＡＮＤゲート１
、ＯＲゲート３を通りＦＦ４のＣＫ端子をトリガする。 このときＦＦ４のＤ端子は「Ｌ」なので、Ｑ出力１３は
「Ｈ」から「Ｌ」に反転する。同じように、Ｑ出力１４
は「Ｈ」になり、インバータ５の出力は「Ｌ」に反転す
る。
【０００９】ＡＮＤゲート１は、インバータ５の出力が
「Ｌ」なので、入力信号１１をＯＲゲート３に出さない
。入力信号１２が入ると、Ｑ出力１４が「Ｈ」なので、
ＡＮＤゲート２・ＯＲゲート３を通りＦＦ４のＣＫ端子
を再びトリガする。このときＱ出力１４は「Ｈ」なので
、Ｑ出力１３は「Ｈ」になる。このようにＱ出力１３に
は入力信号１１のパルス幅に関係なく「Ｈ」の最小パル
スが発生する。
「Ｌ」なので、入力信号１１をＯＲゲート３に出さない
。入力信号１２が入ると、Ｑ出力１４が「Ｈ」なので、
ＡＮＤゲート２・ＯＲゲート３を通りＦＦ４のＣＫ端子
を再びトリガする。このときＱ出力１４は「Ｈ」なので
、Ｑ出力１３は「Ｈ」になる。このようにＱ出力１３に
は入力信号１１のパルス幅に関係なく「Ｈ」の最小パル
スが発生する。
【００１０】逆に「Ｈ」の最小パルスはＱ出力１３が「
Ｌ」のとき、入力信号１２の信号がＡＮＤゲート２でＱ
出力１４が「Ｈ」なので、ＯＲゲート３を通りＦＦ４の
ＣＫ端子をトリガする。このとき、Ｑ出力１４が「Ｈ」
なので、Ｑ出力１３に「Ｈ」が出る。このときＱ出力１
４は「Ｌ」、インバータ５の出力は「Ｈ」に反転する。 Ｑ出力１４が「Ｌ」になるので、ＡＮＤゲート２は入力
信号１２をインヒビットする。このすぐあと入力信号１
１がくるとインバータ５の出力は「Ｈ」なので、ＡＮＤ
ゲート１、ＯＲゲート３を通り、ＦＦ４のＣＫ端子をト
リガする。このとき、ＦＦ４のＤ端子は「Ｌ」なので、
Ｑ出力１３には「Ｌ」が出力される。このようにして、
Ｑ出力１３には入力信号１２のパルス幅に関係なく、「
Ｈ」の最小パルスが発生する。
Ｌ」のとき、入力信号１２の信号がＡＮＤゲート２でＱ
出力１４が「Ｈ」なので、ＯＲゲート３を通りＦＦ４の
ＣＫ端子をトリガする。このとき、Ｑ出力１４が「Ｈ」
なので、Ｑ出力１３に「Ｈ」が出る。このときＱ出力１
４は「Ｌ」、インバータ５の出力は「Ｈ」に反転する。 Ｑ出力１４が「Ｌ」になるので、ＡＮＤゲート２は入力
信号１２をインヒビットする。このすぐあと入力信号１
１がくるとインバータ５の出力は「Ｈ」なので、ＡＮＤ
ゲート１、ＯＲゲート３を通り、ＦＦ４のＣＫ端子をト
リガする。このとき、ＦＦ４のＤ端子は「Ｌ」なので、
Ｑ出力１３には「Ｌ」が出力される。このようにして、
Ｑ出力１３には入力信号１２のパルス幅に関係なく、「
Ｈ」の最小パルスが発生する。
【００１１】次に、図１の他の波形図を図３により説明
する。図３は入力信号１２が先で、入力信号１１が後の
場合であり、最初のＱ出力１３は「Ｌ」の場合の波形図
である。図３アはセット信号１５の波形図であり、図３
イはＱ出力１３の波形図である。図３ウはＱ出力１４の
波形図であり、図３エは入力信号１１の波形図である。 図３オはＡＮＤゲート１の出力波形であり、図３カは入
力信号１２の波形図である。図３キはＡＮＤゲート２の
出力波形であり、図３クはＯＲゲート３の出力波形図で
ある。図３イのＱ出力１３のパルス幅は、入力信号１１
と入力信号１２の縁だけで決定される。
する。図３は入力信号１２が先で、入力信号１１が後の
場合であり、最初のＱ出力１３は「Ｌ」の場合の波形図
である。図３アはセット信号１５の波形図であり、図３
イはＱ出力１３の波形図である。図３ウはＱ出力１４の
波形図であり、図３エは入力信号１１の波形図である。 図３オはＡＮＤゲート１の出力波形であり、図３カは入
力信号１２の波形図である。図３キはＡＮＤゲート２の
出力波形であり、図３クはＯＲゲート３の出力波形図で
ある。図３イのＱ出力１３のパルス幅は、入力信号１１
と入力信号１２の縁だけで決定される。
【００１２】
【発明の効果】この発明によれば、入力信号のパルス幅
に関係なく入力信号の縁で決まる幅のパルスを出力させ
ることができる。
に関係なく入力信号の縁で決まる幅のパルスを出力させ
ることができる。
【図１】この発明によるパルス発生回路の構成図である
。
。
【図２】図１のタイミング波形図である。
【図３】図１の他のタイミング波形図である。
【図４】従来技術によるパルス発生回路の構成図である
。
。
【図５】図４のタイミング波形図である。
【図６】図４の他のタイミング波形図である。
１ ＡＮＤゲート
２ ＡＮＤゲート
３ ＯＲゲート
４ ＦＦ（フリップフロップ）
５ インバータ
Claims (1)
- 【請求項１】 第１の入力信号（１１）を入力とする
第１のＡＮＤゲート（１） と、第２の入力信号（１２
）を入力とする第２のＡＮＤゲート（２） と、第１の
ＡＮＤゲート（１） の出力と第２のＡＮＤゲート（２
） の出力を入力とするＯＲゲート（３） と、ＯＲゲ
ート（３）の出力がＣＫ端子に接続され、セット信号（
１５）がＳ端子に接続され、第１のＱ出力（１４）がＤ
端子に接続されるフリップフロップ（４） と、フリッ
プフロップ（４） の第１のＱ出力（１４）を入力とす
るインバータ（５） とを備え、インバータ（５） の
出力を第１のＡＮＤゲート（１） の入力とし、第１の
Ｑ出力（１４）を第２のＡＮＤゲート（２） の入力と
し、第１の入力信号（１１）と第２の入力信号（１２）
の波形幅に関係なく、第１の入力信号（１１）と第２の
入力信号（１２）の縁だけでフリップフロップ（４）
の第２のＱ出力（１３）の出力幅を設定することを特徴
とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080537A JPH04292011A (ja) | 1991-03-20 | 1991-03-20 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080537A JPH04292011A (ja) | 1991-03-20 | 1991-03-20 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04292011A true JPH04292011A (ja) | 1992-10-16 |
Family
ID=13721108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080537A Pending JPH04292011A (ja) | 1991-03-20 | 1991-03-20 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04292011A (ja) |
-
1991
- 1991-03-20 JP JP3080537A patent/JPH04292011A/ja active Pending
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