JPS6333805B2 - - Google Patents
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- JPS6333805B2 JPS6333805B2 JP56170368A JP17036881A JPS6333805B2 JP S6333805 B2 JPS6333805 B2 JP S6333805B2 JP 56170368 A JP56170368 A JP 56170368A JP 17036881 A JP17036881 A JP 17036881A JP S6333805 B2 JPS6333805 B2 JP S6333805B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- count
- counter
- value
- update
- Prior art date
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Links
- 238000010586 diagram Methods 0.000 description 12
- 230000007704 transition Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K27/00—Pulse counters in which pulses are continuously circulated in a closed loop; Analogous frequency dividers
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は、カウンタ回路に関し、特に少ないゲ
ート数を用いて、カウント値よりもカウント数を
重視する場合に適用できるカウンタ回路に関する
ものである。
ート数を用いて、カウント値よりもカウント数を
重視する場合に適用できるカウンタ回路に関する
ものである。
LSIを用いて論理回路を設計する場合、LSIの
診断率を向上させるため、通常、同相転送を禁止
して論理設計を行つている。その場合に、カウン
タ回路の構成は、従来より第１図に示すように、
カウント値を保持するレジスタ１と、プラス１
（あるいはマイナス１）の演算を行うインクリメ
ント（あるいはデクリメント）回路２と、レジス
タの同相転送を避けるために、前の回路２で演算
された結果（計数値）を保持するワーク・レジス
タ３と、２相のタイミング１０１および１０２を
常時供給するタイミング発生回路４とからなる。
診断率を向上させるため、通常、同相転送を禁止
して論理設計を行つている。その場合に、カウン
タ回路の構成は、従来より第１図に示すように、
カウント値を保持するレジスタ１と、プラス１
（あるいはマイナス１）の演算を行うインクリメ
ント（あるいはデクリメント）回路２と、レジス
タの同相転送を避けるために、前の回路２で演算
された結果（計数値）を保持するワーク・レジス
タ３と、２相のタイミング１０１および１０２を
常時供給するタイミング発生回路４とからなる。
先ずカウント保持レジスタ１は、初期設定信号
１０３により、レジスタのセツトあるいはリセツ
ト入力端子を用いて所定の初期状態にされる。
１０３により、レジスタのセツトあるいはリセツ
ト入力端子を用いて所定の初期状態にされる。
ワーク・レジスタ３は、タイミング１０２に同
期して、常時、そのときのカウント保持レジスタ
１の内容にプラス１した値を取り込んでいる。
期して、常時、そのときのカウント保持レジスタ
１の内容にプラス１した値を取り込んでいる。
次に、カウント保持レジスタ１の内容は、カウ
ント更新信号１０４がオンになると、ワーク・レ
ジスタ３に保持されているプラス１された値に書
き換えられる。このようにして、カウント更新信
号１０４がオンになるごとに、カウント保持レジ
スタ１はプラス１され、カウントが更新される。
したがつて、従来のカウンタ回路では、更新後の
カウント値を求めるため、プラス１回路（あるい
はマイナス１回路）２が必要不可欠であり、プラ
ス１（あるいはマイナス１）を演算するためのゲ
ート回路を多数用いる必要がある。
ント更新信号１０４がオンになると、ワーク・レ
ジスタ３に保持されているプラス１された値に書
き換えられる。このようにして、カウント更新信
号１０４がオンになるごとに、カウント保持レジ
スタ１はプラス１され、カウントが更新される。
したがつて、従来のカウンタ回路では、更新後の
カウント値を求めるため、プラス１回路（あるい
はマイナス１回路）２が必要不可欠であり、プラ
ス１（あるいはマイナス１）を演算するためのゲ
ート回路を多数用いる必要がある。
本発明の目的は、このような従来の問題を解決
するため、ゲート数を削減して簡単な構成にする
とともに、高速カウント動作が可能なカウンタ回
路を提供することにある。
するため、ゲート数を削減して簡単な構成にする
とともに、高速カウント動作が可能なカウンタ回
路を提供することにある。
上記目的を達成するため、本発明のカウンタ回
路は、ｎビツトのカウンタ値を保持するレジスタ
と、該レジスタのｎビツトのうち（ｎ−１）ビツ
トを１ビツトだけ並列的にビツト位置をシフトさ
せ、残りの１ビツトと上記（ｎ−１）ビツト中の
１ビツトとの排他的論理和をとつて残りのビツト
位置に置くカウンタ更新回路とを有することに特
徴がある。
路は、ｎビツトのカウンタ値を保持するレジスタ
と、該レジスタのｎビツトのうち（ｎ−１）ビツ
トを１ビツトだけ並列的にビツト位置をシフトさ
せ、残りの１ビツトと上記（ｎ−１）ビツト中の
１ビツトとの排他的論理和をとつて残りのビツト
位置に置くカウンタ更新回路とを有することに特
徴がある。
カウンタ回路では、使い方によつてカウント値
を必要とせず、カウント数のみを必要とする場合
が多いが、このような用途に対して、本発明のカ
ウンタ回路は、従来必要であるプラス１回路を用
いることなく、ｎ個の計数ビツトのうちｎ−１ビ
ツトについてのシフト論理と１個の排他的論理和
とからなる更新回路を用いて、ゲート数減少と高
速カウント動作を可能にする。
を必要とせず、カウント数のみを必要とする場合
が多いが、このような用途に対して、本発明のカ
ウンタ回路は、従来必要であるプラス１回路を用
いることなく、ｎ個の計数ビツトのうちｎ−１ビ
ツトについてのシフト論理と１個の排他的論理和
とからなる更新回路を用いて、ゲート数減少と高
速カウント動作を可能にする。
以下、本発明の実施例について、図面により説
明する。
明する。
第２図は、本発明の一施例を示すカウンタ回路
の構成図である。
の構成図である。
第２図に示すように、本発明のカウンタ回路
は、カウント保持レジスタ１と、ワーク・レジス
タ３と、２相のタイミング１０１，１０２を常時
供給するタイミング発生回路４とを具備する他
に、プラス１回路に替つて新しくカウント更新回
路５を備える。
は、カウント保持レジスタ１と、ワーク・レジス
タ３と、２相のタイミング１０１，１０２を常時
供給するタイミング発生回路４とを具備する他
に、プラス１回路に替つて新しくカウント更新回
路５を備える。
カウント保持レジスタ１は、従来と同じよう
に、初期設定信号１０３によつて所定の初期状態
となり、カウント更新信号１０４がオンになるこ
とによつてワーク・レジスタ３の値にその内容が
書き換えられる。また、ワーク・レジスタ３も、
従来と同じように、タイミング１０２で常時、次
のカウント値となるべきカウント更新回路５の出
力を取り込む。このように、カウント更新信号１
０４がオンになるごとに、カウント保持レジスタ
１は更新される。
に、初期設定信号１０３によつて所定の初期状態
となり、カウント更新信号１０４がオンになるこ
とによつてワーク・レジスタ３の値にその内容が
書き換えられる。また、ワーク・レジスタ３も、
従来と同じように、タイミング１０２で常時、次
のカウント値となるべきカウント更新回路５の出
力を取り込む。このように、カウント更新信号１
０４がオンになるごとに、カウント保持レジスタ
１は更新される。
カウント更新回路５は、ｎビツトの計数ビツト
のうちｎ−１ビツトについて、１ビツトずつシフ
トするように入力側と出力側を結線するのみでよ
く、残りの１ビツトについてのみ、１個の排他的
論理和ゲートを入力側と出力側に接続して構成さ
れる。
のうちｎ−１ビツトについて、１ビツトずつシフ
トするように入力側と出力側を結線するのみでよ
く、残りの１ビツトについてのみ、１個の排他的
論理和ゲートを入力側と出力側に接続して構成さ
れる。
第３図は、本発明の実施例を示すカウント更新
回路の構成図である。
回路の構成図である。
第３図において、aiはビツト位置ｉに対応する
入力を示し、a′iはビツト位置ｉに対応する更新
出力を示す。
入力を示し、a′iはビツト位置ｉに対応する更新
出力を示す。
第３図に示すように、更新出力a′i（ｉ＝１〜
（ｎ−１））は入力ai（ｉ＝２〜ｎ）を単にシフト
させることにより求められ、更新出力の残りの１
つa′oはa1とaoの排他的論理和ゲート６を１個設
けるだけで求められる。すなわち、第３図に示す
カウント更新回路５は、a′i＝ai+1（ｉ＝１〜（ｎ
−１））、a′o＝aoa1により更新後の計数値を求
めるものである。なお、は排他的論理和を示
す。
（ｎ−１））は入力ai（ｉ＝２〜ｎ）を単にシフト
させることにより求められ、更新出力の残りの１
つa′oはa1とaoの排他的論理和ゲート６を１個設
けるだけで求められる。すなわち、第３図に示す
カウント更新回路５は、a′i＝ai+1（ｉ＝１〜（ｎ
−１））、a′o＝aoa1により更新後の計数値を求
めるものである。なお、は排他的論理和を示
す。
また、排他的論理和の入力信号のどちらか一方
の極性を反転することにより、a′i＝ai+1（ｉ＝１
〜（ｎ−１））、a′o＝o 1を更新後の計数値と
して求めることができる。なお、o 1は、aoと
a1の排他的論理和の否定を示す。
の極性を反転することにより、a′i＝ai+1（ｉ＝１
〜（ｎ−１））、a′o＝o 1を更新後の計数値と
して求めることができる。なお、o 1は、aoと
a1の排他的論理和の否定を示す。
なお、排他的論理和ゲートは、２つの入力のう
ちの一方の入力極性を反転させるだけで、相補的
出力が得られることになるので、いずれか一方の
値を更新カウント値として選択すればよい。した
がつて、カウンタ保持レジスタ１の出力に、反転
と非反転の２つの出力がある場合には、新たに極
性反転回路を追加することなく、２つの出力のい
ずれか一方を選択するだけでよい。
ちの一方の入力極性を反転させるだけで、相補的
出力が得られることになるので、いずれか一方の
値を更新カウント値として選択すればよい。した
がつて、カウンタ保持レジスタ１の出力に、反転
と非反転の２つの出力がある場合には、新たに極
性反転回路を追加することなく、２つの出力のい
ずれか一方を選択するだけでよい。
第４図は第３図に示すカウント更新回路におい
て、ｎ＝４の場合の更新値の説明図である。
て、ｎ＝４の場合の更新値の説明図である。
第４図では、ｎ＝４の場合について、カウンタ
の初期値を“1111”として、カウンタ保持レジス
タ１の内容がどのように更新されていくかを示し
ている。a1、a2、a3については、前の値のa2、
a3、a4を１ビツトずつシフトして求められ、残り
のa4については、前の値のa1とa4との排他的論理
和で求められる。
の初期値を“1111”として、カウンタ保持レジス
タ１の内容がどのように更新されていくかを示し
ている。a1、a2、a3については、前の値のa2、
a3、a4を１ビツトずつシフトして求められ、残り
のa4については、前の値のa1とa4との排他的論理
和で求められる。
ｎ＝４の場合には、矢印で示すように１から15
までカウントした後、再び初期値“1111”に戻る
ので、15までのカウンタ回路として使用すること
ができる。なお、“0000”の値に初期値を設定す
ると、元の値にループしてしまうので、これ以外
の値を初期値として用いる必要がある。
までカウントした後、再び初期値“1111”に戻る
ので、15までのカウンタ回路として使用すること
ができる。なお、“0000”の値に初期値を設定す
ると、元の値にループしてしまうので、これ以外
の値を初期値として用いる必要がある。
また、第４図から明らかなように、１から15ま
でのカウント値は、順次プラス１あるいはマイナ
ス１されることなく、任意の値に変化していくの
で、カウント値ではなくカウント数を重視する場
合に用いればきわめて有利である。
でのカウント値は、順次プラス１あるいはマイナ
ス１されることなく、任意の値に変化していくの
で、カウント値ではなくカウント数を重視する場
合に用いればきわめて有利である。
第５図は、本発明のカウンタ回路において、ビ
ツト数に対する最大カウント数を示す図である。
ツト数に対する最大カウント数を示す図である。
計数ビツトｎ＝２、ｎ＝３、ｎ＝４の場合は、
オール“０”を除いた組み合わせ数と同一数だけ
カウントすることができるが、ｎ＝５の場合に
は、少ないカウント数で自分のループする値が途
中に存在するので、それらを除いた値を初期値に
用いるため、最大カウント数は全組み合わせ数32
より少なくなる。すなわち、ｎ＝５のときのカウ
ント値の遷移は、初期値を（11111）とすると、
（11110）（11101）（11010）（10101）（01010）
（10100）（01001）（10011）（00110）（01100）
（11000）（10001）（00010）（00100）（01000）
（10000）（00001）（00011）（00111）（01111）
（11111）の順序で遷移するため、21番目の遷移で
初期値の（11111）に再び戻つてしまう。このよ
うに、ｎ＝５の場合には、25＝32よりも少ない値
の21で同一パターンに戻つてしまうので、最カウ
ント数は21となる。なお、自分にループしない値
を初期値にすればよいので、上記（11111）〜
（01111）の21個のうちのいずれを初期値に設定し
てもよい。
オール“０”を除いた組み合わせ数と同一数だけ
カウントすることができるが、ｎ＝５の場合に
は、少ないカウント数で自分のループする値が途
中に存在するので、それらを除いた値を初期値に
用いるため、最大カウント数は全組み合わせ数32
より少なくなる。すなわち、ｎ＝５のときのカウ
ント値の遷移は、初期値を（11111）とすると、
（11110）（11101）（11010）（10101）（01010）
（10100）（01001）（10011）（00110）（01100）
（11000）（10001）（00010）（00100）（01000）
（10000）（00001）（00011）（00111）（01111）
（11111）の順序で遷移するため、21番目の遷移で
初期値の（11111）に再び戻つてしまう。このよ
うに、ｎ＝５の場合には、25＝32よりも少ない値
の21で同一パターンに戻つてしまうので、最カウ
ント数は21となる。なお、自分にループしない値
を初期値にすればよいので、上記（11111）〜
（01111）の21個のうちのいずれを初期値に設定し
てもよい。
次に、ｎ＝６の場合にも、同じ理由により全組
み合わせ数64より少ないカウント数である。すな
わち、58番目の遷移で再び初期値に戻つてしまう
ため、最大カウント数は58となる。
み合わせ数64より少ないカウント数である。すな
わち、58番目の遷移で再び初期値に戻つてしまう
ため、最大カウント数は58となる。
第６図は、本発明の他の実施例を示すカウンタ
回路の構成図である。
回路の構成図である。
第６図ａではカウンタ回路の内容にパリテイ・
ビツトを付加した場合であつて、カウント保持レ
ジスタ１１のパリテイ・ビツトＰを含めた全体の
値をパリテイ・チエツカ１４に加える。従来のカ
ウンタ回路では、プラス１回路で更新した値にも
とづいて予測パリテイを発生させる回路が必要で
あるが、本発明のカウント更新回路１２では、予
測パリテイのビツトを１個の排他的論理和ゲート
のみで発生することができ、ゲート数が削減され
る。すなわち、第６図ｂに示すように、前述の方
法で入力a1〜a4から出力a′1〜a′4を得るとともに、
更新後のパリテイP′は、aoとパリテイ・ビツトＰ
との排他的論理和、あるいはaoとパリテイ・ビツ
トＰとの排他的論理和の否定により、簡単に求め
ることができる。例えば、入力が“1111”とパリ
テイ“１”のときには、更新出力は“1110”とパ
リテイ“０”となる。
ビツトを付加した場合であつて、カウント保持レ
ジスタ１１のパリテイ・ビツトＰを含めた全体の
値をパリテイ・チエツカ１４に加える。従来のカ
ウンタ回路では、プラス１回路で更新した値にも
とづいて予測パリテイを発生させる回路が必要で
あるが、本発明のカウント更新回路１２では、予
測パリテイのビツトを１個の排他的論理和ゲート
のみで発生することができ、ゲート数が削減され
る。すなわち、第６図ｂに示すように、前述の方
法で入力a1〜a4から出力a′1〜a′4を得るとともに、
更新後のパリテイP′は、aoとパリテイ・ビツトＰ
との排他的論理和、あるいはaoとパリテイ・ビツ
トＰとの排他的論理和の否定により、簡単に求め
ることができる。例えば、入力が“1111”とパリ
テイ“１”のときには、更新出力は“1110”とパ
リテイ“０”となる。
以上説明したように、本発明のカウンタ回路で
は、従来のプラス１回路を構成するゲートの数か
ら排他的論理和ゲート１個分（パリテイ発生する
ときには２個分）を差し引いたゲート数の削減が
可能であり、またゲート段数が減少するのでより
高速なカウント動作が可能となる。さらに、パリ
テイ・ビツトを付加した場合には、複雑なパリテ
イ予測回路が不要であり、ゲート数もさらに削減
される。
は、従来のプラス１回路を構成するゲートの数か
ら排他的論理和ゲート１個分（パリテイ発生する
ときには２個分）を差し引いたゲート数の削減が
可能であり、またゲート段数が減少するのでより
高速なカウント動作が可能となる。さらに、パリ
テイ・ビツトを付加した場合には、複雑なパリテ
イ予測回路が不要であり、ゲート数もさらに削減
される。
第１図は従来のカウンタ回路の構成図、第２図
は本発明の実施例を示すカウンタ回路の構成図、
第３図は本発明の実施例を示すカウント更新回路
の構成図、第４図は第３図に示す回路の更新動作
の一例を示す図、第５図は本発明のカウンタ回路
のビツト数に対する最大カウント数を示す図、第
６図は本発明の他の実施例を示すカウンタ回路の
構成図である。 １…カウンタ値保持レジスタ、２…プラス１回
路、３…ワーク・レジスタ、４…タイミング発生
回路、５…カウント更新回路、６，７…排他的論
理和ゲート、１１…パリテイ・ビツト付加の保持
レジスタ、１２…カウント更新回路、１３…ワー
ク・レジスタ、１４…パリテイ・チエツカ。
は本発明の実施例を示すカウンタ回路の構成図、
第３図は本発明の実施例を示すカウント更新回路
の構成図、第４図は第３図に示す回路の更新動作
の一例を示す図、第５図は本発明のカウンタ回路
のビツト数に対する最大カウント数を示す図、第
６図は本発明の他の実施例を示すカウンタ回路の
構成図である。 １…カウンタ値保持レジスタ、２…プラス１回
路、３…ワーク・レジスタ、４…タイミング発生
回路、５…カウント更新回路、６，７…排他的論
理和ゲート、１１…パリテイ・ビツト付加の保持
レジスタ、１２…カウント更新回路、１３…ワー
ク・レジスタ、１４…パリテイ・チエツカ。
Claims (1)
- 【特許請求の範囲】 １ ｎビツトのカウンタ値を保持するレジスタ
と、該レジスタの値を更新するため、該レジスタ
のｎビツトのうち（ｎ−１）ビツトを１ビツトだ
け並列的にビツト位置をシフトさせ、残りの１ビ
ツトと上記（ｎ−１）ビツト中の１ビツトとの排
他的論理和をとつて残りのビツト位置に置くカウ
ンタ更新回路と、該カウンタ更新回路の更新され
た値を上記保持レジスタに帰還する回路手段とを
有することを特徴とするカウンタ回路。 ２ 上記カウンタ更新回路は、更新前の計数ビツ
トの値をai（ｉ＝１〜ｎ）、更新後の計数ビツトの
値をai′（ｉ＝１〜ｎ）としたとき、ai′＝ai＋１
（ｉ＝１〜ｎ−１）、ao′＝aoa1となるように構
成されることを特徴とする特許請求の範囲第１項
記載のカウンタ回路。 ３ 上記カウンタ更新回路は、更新前の計数ビツ
トの値をai（ｉ＝１〜ｎ）、更新後の計数ビツトの
値をai′（ｉ＝１〜ｎ）としたとき、ai′＝ai＋１
（ｉ＝１〜ｎ−１）、ao′＝o 1となるように構
成されることを特徴とする特許請求の範囲第１項
記載のカウンタ回路。 ４ 上記カウンタ更新回路は、更新前のパリテ
イ・ビツトをＰ、更新後のパリテイ・ビツトを
P′とするとき、P′＝aoＰまたはP′＝oとな
るように構成されることを特徴とする特許請求の
範囲第１項記載のカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17036881A JPS5871734A (ja) | 1981-10-23 | 1981-10-23 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17036881A JPS5871734A (ja) | 1981-10-23 | 1981-10-23 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871734A JPS5871734A (ja) | 1983-04-28 |
| JPS6333805B2 true JPS6333805B2 (ja) | 1988-07-07 |
Family
ID=15903633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17036881A Granted JPS5871734A (ja) | 1981-10-23 | 1981-10-23 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871734A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014099238A (ja) * | 2014-01-08 | 2014-05-29 | Ps4 Luxco S A R L | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54120541A (en) * | 1978-03-10 | 1979-09-19 | Sharp Corp | Input circuit of shift register |
| JPS5634237A (en) * | 1979-08-29 | 1981-04-06 | Fujitsu Ltd | N-notation ring counter |
-
1981
- 1981-10-23 JP JP17036881A patent/JPS5871734A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54120541A (en) * | 1978-03-10 | 1979-09-19 | Sharp Corp | Input circuit of shift register |
| JPS5634237A (en) * | 1979-08-29 | 1981-04-06 | Fujitsu Ltd | N-notation ring counter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5871734A (ja) | 1983-04-28 |
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