JPH03284017A - インバータのオンディレイ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、インバータの正側主回路および負側主回路の
オンタイミングを遅延させて両回路の素子間の短絡を防
止するオンディレィ回路に関する。

Ｂ９発明の概要 本発明は、インバータの正側主回路および負側主回路の
オンタイミングを遅延させて両回路の素子間の短絡を防
止する回路において、 固定遅延時間を示す固定遅延時間指令を固定遅延時間指
令メモリ（ハードウェア）により保持・出力すると共に
、入力部から入力された可変遅延時間データに基づいて
（ソフトウェア）により可変遅延時間指令を生成・出力
し、固定遅延時間および可変遅延時間の和を遅延時間と
してオンディレィ動作を行い、可変遅延時間指令生成・
出力部が誤動作した場合であっても、遅延時間として少
なくとも固定遅延時間をもってオンディレィ動作を行う
こととし、 遅延時間の変更・修正を容易に行えるようにすると共に
、正側主回路および負側主回路の素子間の短絡を確実に
防止できるようしたものである。

Ｃ１従来の技術 一般に、インバータの正側主回路素子と負側主回路素子
の間で短絡が発生することを防止するために、オンディ
レィ回路によりそれぞれの素子のオンタイミングを遅延
させる構成がとられる。

従来、このデイレイ回路では、遅延時間の設定をソフト
ウェア（Ｓ／Ｗ）により行う態様と、０８回路等のハー
ドウェア（Ｈ／Ｗ）により行う態様があった。

Ｄ６発明が解決しようとする問題点 しかしながら、遅延時間の設定をＳ／Ｗにより行う態様
の場合、Ｓ／Ｗが内部のバグや外部ノイズにより暴走し
た場合、本来設定されるべき時間と異なった時間が遅延
時間として設定される可能性があった。もし、設定され
た時間が短ければ（たとえば０）、主回路素子が短絡し
て破壊されるおそれがあった。

また、遅延時間の設定をＨ／Ｗにより行う態様の場合、
遅延時間の変更が容易でなく、しかも遅延時間に相対的
・絶対的誤差を生じる不都合があった。

本発明は、これらの問題点に鑑み、遅延時間の変更・修
正が容易で、しかも正側主回路および負側主回路素子間
の短絡を確実に防止できるオンディレィ回路を提供する
ことを目的とする。

Ｅ、ｍ題を解決するための手段 本発明は、上記の目的を達成するために、遅延時間を示
す遅延時間指令に基づいて、インバータの正側主回路お
よび負側主回路のオンタイミングを遅延させることによ
り、両回路の素子間の短絡を防止するオンディレィ回路
において、次の手段を設けたものである。

■　前記短絡を防止するための最小限時間以上の固定遅
延時間を示す固定遅延時間指令を保持・出力する固定遅
延時間指令メモリ。

■　可変遅延時間を入力するための入力部。

■　入力された可変遅延時間を記憶する可変遅延時間メ
モリ。

■　可変遅延時間に基づいて可変遅延時間を示す可変遅
延時間指令を生成・出力する手順を記憶する指令生成・
出力手順メモリ。

■　この指令生成手順メモリに記憶された手順に従って
動作する指令生成・出力部。

■　固定遅延時間指令および可変遅延時間指令に基づい
て遅延時間指令を生成・出力する回路であって、可変遅
延時間および固定遅延時間の和を遅延時間として遅延時
間指令を生成する論理回路。

Ｆ２作用 本発明では、Ｈ／Ｗ設定による遅延時間の固定分と、Ｓ
／Ｗ設定による遅延時間の可変分とを和して遅延時間を
設定する。

すなわち、固定遅延時間指令メモリに固定遅延時間を示
す固定遅延時間指令を設定する。この固定遅延時間とし
て、インバータの正側主回路お上び負側主回路間の短絡
を防止するための最小限時間以上の値を設定する。

さらに、この固定遅延時間を修正して遅延時間を決定す
るための可変遅延時間を入力部により入力し、可変遅延
時間指令生成・出力部により可変遅延時間指令を得る。

そして論理回路により、固定遅延時間および可変遅延時
間の和を遅延時間とする遅延時間指令を出力し、この遅
延時間指令に基づいてオンディレィ動作を行う。

したがって、入力部を用いて可変遅延時間を入力し直す
ことにより、オンタイミングの遅延時間を容易に変更・
修正することが可能である。

また、何等かの原因により可変遅延時間指令生成・出力
部が誤動作を起こして極めて短い時間（たとえば時間０
）を示す指令を出力した場合であっても、論理回路の出
力する遅延時間として、固定遅延時間以上の値は確保さ
れているので、正側主回路および負側主回路の素子間の
短絡を確実に防止することができる。

Ｇ、実施例 以下、図面を用いて、本発明の詳細な説明する。

第１図は、本発明の一実施例に係るオンディレィ回路の
概要を示し、第２図は、その要部を示し、第３図は各部
の波形を示す。

このオンディレィ回路は、デイレイデータをラッチする
ラッチ回路ｌと、デイレイデータに基づいて計時を行う
カウンタ回路２と、デイレイ信号を出力するフリップフ
ロップ回路３と、Ｓ／Ｗからのデータをマスクしてデイ
レイデータとして出力するマスク回路４とからなる。

デイレイデータはラッチ回路ｌによりラッチされ、カウ
ンタ回路２に出力される。このラッチ回路１の出力によ
り、カウンタ回路２にデイレイカウントがセットされる
。カウンタ回路２は、ゲート信号すが立ち上がると動作
を開始し、クロックａをカウントして計時を行う。カウ
ンタ回路２のカウントアツプ信号Ｃはフリップフロップ
回路３に出力される。フリップフロップ回路３は、前記
のゲート信号すによりリセットされており、カウントア
ツプ信号Ｃによりセットされてデイレイ信号ｄを出力す
る。

デイレイデータＤ７〜ＤＯは、Ｓ／Ｗから入力されるデ
ータ（２進データ）である。つまり、デイレイデータＤ
７〜Ｄｏは、入力装置や主記憶装置、中央処理装置等か
らなる制御部（図示せず）にて所定のプログラムに基づ
いて生成される。

このデイレイデータＤ７〜ＤＯは、マスク回路４にて、
マスク信号ｅ、ｆによりマスクされる。

このマスク信号ｅ、ｆは、Ｈ／Ｗ　（図示せず）により
設定される。

１−１７Ｗには、絶対最小限必要なデイレイカウントを
マスク信号ｅｆとしてセットする。そして、設定したい
デイレイカウントからＨ／Ｗにセットしたデイレイカウ
ントを差し引いた値をＳ／Ｗによりセットする。

たとえば、設定したいデイレイカウント数を７９、絶対
最小限必要なデイレイカウント数を６４とすると、マス
ク信号ｅを“ｌ”、マスク信号ｆを“０”、Ｄ７〜ＤＯ
を“００００１１１１”にセットする。

これにより通常時は、デイレイデータ“０１００１１１
１”　（７９）がＤＤＯ−ＤＤ７に出力される。もし、
Ｓ／Ｗが暴走して、たとえば“００ｏｏｏｏｏｏ”をセ
ットした場合でも、ＤＤＯ〜ＤＤ７に入力されるデイレ
イデータは“０工００００００”　（６４）となり、絶
対最小限デイレイカウント数は確保される。

デイレイ時間を変更したい場合は、入力装置を操作して
Ｓ／Ｗによるセット数を変えることにより、容易に変更
を行うことができる。

Ｈ１発明の詳細 な説明したように、本発明によれば、Ｈ／Ｗ設定による
固定遅延時間と、Ｓ／Ｗ設定による可変遅延時間とを和
して遅延時間を設定しているので、遅延時間を変更・修
正する場合は、Ｓ／Ｗ設定の可変遅延時間を変更するこ
とにより容易に対処することができる。

しかも、Ｓ／Ｗが暴走した場合であっても、遅延時間と
してＨ／Ｗ設定による固定遅延時間は確保されているの
で、インバータの正側主回路および負側主回路の素子間
の短絡を確実に防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るオンディレィ回路の概
要を示すブロック図、第２図は同じくオンディレィ回路
の要部を示すブロック図、第３図は各部の波形を示すタ
イムチャートである。 １・・・ラッチ回路、２・・・カウント回路、３・・フ
リップフロップ回路、４・・・マスク回路。

Claims (1)

【特許請求の範囲】
1. （１）遅延時間を示す遅延時間指令に基づいて、インバ
   ータの正側主回路および負側主回路のオンタイミングを
   遅延させることにより、両回路の素子間の短絡を防止す
   る回路において、 前記短絡を防止するための最小限時間以上の固定遅延時
   間を示す固定遅延時間指令を保持出力する固定遅延時間
   指令メモリと、 可変遅延時間を入力するための入力部と、 入力された可変遅延時間を記憶する可変遅延時間メモリ
   と、 可変遅延時間に基づいて可変遅延時間を示す可変遅延時
   間指令を生成・出力する手順を記憶する指令生成・出力
   手順メモリと、 この指令生成手順メモリに記憶された手順に従って動作
   する指令生成・出力部と、 固定遅延時間指令および可変遅延時間指令に基づいて遅
   延時間指令を生成・出力する回路であって、可変遅延時
   間および固定遅延時間の和を遅延時間として遅延時間指
   令を生成する論理回路とを備えたことを特徴とするイン
   バータのオンディレイ回路。