JPS6227911Y2

JPS6227911Y2 -

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Publication number: JPS6227911Y2
Application number: JP8466984U
Authority: JP
Priority date: 1984-06-07
Filing date: 1984-06-07
Publication date: 1987-07-17
Also published as: JPS6033680U

Description

【考案の詳細な説明】〔技術分野〕本考案は、論理的な手段に依り基準周波数を正
確な周波数に分周して出力する周波数調整装置を
備えた電子式時計体に関する。

〔従来技術、及び問題点〕

従来の一般的な電子時計は、第１図に示すよう
に基準周波数を発生する安定度の高い水晶を共振
器とする発振回路１、発振周波数を目的の周波数
まで分周する分周器２および分周器２の出力によ
り時刻等を表示する計時装置３から構成されてい
て、計時装置に送られる周波数の正確な値への合
わせ込みは、主に発振回路に組込まれたトリマー
コンデンサの容量を変化させて、発振周波数を調
整することにより行なわれている。しかし、トリ
マーコンデンサは、時計体を構成する部品として
は大きいものであり、安定性信頼性も悪く、また
周波数調整範囲も極く限られている（例えば、
32768Hzで１Hz程度）。したがつて水晶の固有振動
数を極めて高い精度で合わせ込む必要があり、水
晶振動子の製造コストを高価なものにしている。

〔考案の目的〕

本考案は上記の欠点を大幅に改善するもので、
その目的とするところは、電子時計における基準
信号を分周する周波数調整装置に於て、周波数調
整装置本体である分周器（この場合カウンタと考
えた方が意味が正確である）が、標準時間内にリ
セツト状態から基準信号を計数して到達したはず
の内部状態（デイジタル的なコードで表現され
る）の否定（補数）を利用して基準信号の計数開
始点を前記リセツト状態から移動させることによ
つて、発振器と分周器を含めた製造コスト（主に
周波数の合わせ込みに関係するコスト）の低減、
周波数調整精度の高度化、周波数調整範囲の広範
化および調整の安定化にある。

本考案の他の目的は、前記の補数を利用するこ
とによつて、周波数調整装置の一致検出回路部分
を最小限に止め、該周波数調整装置の素子数の低
減、信頼性向上にある。

〔実施例〕

次に第２図以下を用いて本考案の実施例を説明
する。

第２図は本考案の実施例で、第３図に16進の下
降カウンタを用いた場合のタイムチヤートを示
す。

第２図において、４１は発振器（時計体内部に
あるとは限らない）、４２は基準信号に対するゲ
ート回路（分周器を含む場合もある。）、４３は周
波数調整装置本体である可変分周カウンタ、４４
は後部分周器、４５は表示装置を含む計時装置、
４６は可変分周カウンタをプリセツトするための
ゲート回路（ANDゲート）、４７はメモリー（メ
モリーとしては磁性メモリーや半導体メモリーな
ど書込み読出しが自由にできるもの（RAM）で
あればさしつかえない。特に不発性メモリーは、
電池を電源とする時計体に適している）。４８は
第３図で示すような可変分周カウンタ４３および
メモリー４７を制御するための信号を発生する制
御部である。また、可変分周カウンタはマスター
スレイブ方式のＦ／Ｆ（一例として第２図ｂに示
すようにCL＝“１”でスレイブ側書込み（マスタ
ー側保持）、CL＝“０”でスレイブ側保持（マス
ター側書き込み）となるＦ／Ｆを用いている）の
直列接続で構成されているため、段間にORゲー
ト４９を入れてある。該Ｆ／Ｆ中、Ｑ，は逆相
の２分周出力（第３図において、PE＝“１”で出
力Ｑと次段のＦ／Ｆの入力CLが異なるときは、
Ｑを破線で、CLを実線で示した。）は書込み入
力、PSはプリセツト入力（PsはＦ／Ｆのマスタ
ー側に印加され、Ps＝“１”で出力Ｑを強制的に
状態“０”にし、Ps＝“０”ではＱの状態を変え
ない）、CLはクロツク入力である。カウンタ４３
は、標準のCMOSゲートのプリセツタブル・カウ
ンタでよいが、前述したように本発明によるボロ
ーを用いたフルカウンタ検出方式では、プリセツ
トする時点は、カウンタ４３がボローを出力した
ときなので、第２図ｂに示されるプリセツタブル
Ｆ／Ｆはプリセツト信号PEが“１”になるとOR
ゲート４９によりプリセツタブルＦ／Ｆのクロツ
ク入力CLを“１”にする。このプリセツタブル
Ｆ／Ｆは前述したマスター・スレイブ方式のＦ／
Ｆであるので、クロツク入力CLが“１”のとき
はマスター側は保持される。したがつてデータ保
持状態にあるマスター側にメモリ４７に記憶され
たデータをプリセツトしてやれば、スレイブ側の
状態も定まる。

さらにカウンタ４３がボローを出力した状態で
は、カウンタ４３を構成するプリセツタブルＦ／
Ｆの状態は“１”であるので、プリセツト回路は
“０”をプリセツトできればよい。このため第２
図ｂに示されるプリセツタブルＦ／Ｆは一般的な
プリセツタブル、カウンタに比べてプリセツタブ
ルＦ／Ｆ内の回路構成が簡単になり、高速動作に
適する。

また制御部において、SSは標準信号（原子時
計などの超高精時計の出力信号）、ERは外部リセ
ツト（ER＝“１”のときだけ標準信号は制御部に
入力される）、MWはメモリー書込み信号（MW
＝“１”で書込み）、MRはメモリーリセツト信号
（MR＝“１”のときメモリーの出力Ｍを強制的に
状態“１”にする）、PEは可変分周カウンタのプ
リセツトを左右する信号（PE＝“１”のときのみ
プリセツト可能）である。

さて、第２図および第３図は、可変分周カウン
タの出力Ｑをメモリーに記憶し、これをプリセツ
ト信号とすることにより該可変分周カウンタを標
準信号により自由に所求の分周比に設定できるこ
とを示す。

まず、標準信号により時間をプログラムする場
合（第３図の破線より左側の部分）について説明
する。

外部リセツトがかかるとPE＝MR＝“１”とな
り、メモリーがリセツトされＭ＝“１”となる。
したがつてPS＝“１”になり可変分周カウンタの
各々の出力は、すべて“０”にセツトされる（内
部状態（０，０，０，０）は内部状態（１，１，
１，１）より一つ手前の状態である。）この状態
のとき標準信号の第一発目のパルスが入力される
とPE＝“０”となつて、禁止ゲートが解かれ、ク
ロツク入力ｂが可変分周カウンタに印加され
て、該カウンタが計数を開始する。次いで標準信
号の第二発目のパルスが入力されるとMR＝
“０”となつて、カウンタは計数を停止し、内部
状態を保持する。同時にメモリー書込み信号が入
力され、保持されているカウンタの内部状態
（0101）がメモリーに記憶される。このメモリー
の内容は、今述べたすべての操作が行なわれない
限り変更されない。

次に可変分周カウンタがメモリーの内容に従つ
て所望の周波数調整が行なわれる様子を説明す
る。

外部リセツトが解除されると、直ちに可変分周
カウンタは、基準信号ｂの計数を開始する。そ
してすべてのカウンタの出力Ｑが“０”から
“１”に一気に立上がつた時（ボロー）、スパイク
状のPEが出力され、各メモリーの内容に従つて
カウンタの出力Ｑがメモリーの内容とは逆になる
ようにプリセツトされる（Ｍ＝“１”ならばPS＝
“１”となつて、Ｑは強制的に“０”になるがＭ
＝“０”ではＱは“１”を保つている）。この時カ
ウンタの内部状態は（1111）₂＝（０）（下降カウン
タ）から（1010）₂＝（５）₁₂に飛躍したことにな
る。次いでカウンタはプリセツトされた状態から
計数を開始し、11発クロツクパルス計数すると次
のボローが出てまた同様にプリセツトが行なわれ
る。第３図のようにこの操作が自動的に操返され
て、所望の周波数調整が行なわれ、後部分周器で
波形の整形、分周が行なわれた後、計時装置に送
られる。さらに高度なものとして、第２図では可
変分周器４３の出力が制御部に帰還されている
が、後部分周器４４の出力を制御部４８に帰還し
ても第２図と同じような機能を果すことができ
る。

この場合第２図の回路よりは周波数調整精度が
よくなる。

ちなみに本考案に関係するボローを検出するた
めの一致検出回路は、第４図のような回路で十分
であり、タイムチヤートを第５図に示す。図の回
路は、ループを構成している素子の動作遅れ時間
を利用してQNの立上りを捉えて、基準周波数
ｂの周期より幅の狭い非常に尖鋭なパルスを出力
するようになつている。すなわち帰還入力ｒ＝
“１”でQN＝“０”の状態のとき、ONが状態
“１”に立上がつてもNANDゲート６１および６
２はRS Ｆ／Ｆを構成しているので、出力ｔは状
態“１”に保たれている。したがつてQNが立上
がるとANDゲート６３の出力は、状態“１”に
なる。この信号がNOT回路６４を通つて帰還さ
れるとｒ＝“０”（このときQN＝“１”）となるか
ら、ｔ＝“０”、故にANDゲート６３の出力は、
状態“０”に戻る。結局６３→６４→６２→６１
→６３の素子の遅れ時間だけのパルス幅をもつた
プリセツト信号PEがQNの立上がりによつて得ら
れたことになる。

以上のように補数を利用することにより、可変
分周器のすべての内部状態を一致検出する必要が
なくなるから、可変分周器とメモリーをつなぐ素
子数を大幅に少なくできることがわかる。また、
周波数調整精度は、第３図の左部から知れるよう
に分周比を決定するときの誤差として可変分周器
のクロツク入力である基準信号ｂの周期１／
ｂによつて決まる。例えばｂが524，288（＝
2¹⁰）Hz 近傍であれば、ａ＝ｏのとき約0.5秒／
30日以内の精度で調整可能である。これからｂ
をクロツク入力とするＮ段の分周器では初段から
第ｎ番目の分周器を調整することにより、出力信
号ｏの周期Toを、 △To＝１／ｂ×２^n-1秒 …(4) 変化できることが知れる。

したがつて式(1)，(4)よりｂを高くして分周器
の段数を多くすればトリマーコンデンサでは達成
不可能な精度の高い広範囲の周波数調整が可能で
あることが導かれる。

なお、本考案の他の実施例として次のようなも
のがある。

実施例１第２図の例では、前述した補数に定数処理を施
すため、時間のプログラムをする場合に内部状態
（0000）からカウンタの計数を開始させるように
したが、（1111）より計数を開始させても第２図
と同様の機能を果たす回路を実現できる。すなわ
ち、第２図の前部分周器４２と可変分周カウンタ
４３との間に加算機能をもつゲート（例えばEX
−ORゲート）を設け、該ゲートの入力として基
準信号ｂと適当な遅延を施したプリセツト信号
PEを用いることによつてｂにパルスを１発だ
け加算して、補数の定数処理を行なうようにする
こともできる。

実施例２第２図の例ではメモリーの内容を可変分周カウ
ンタにプリセツトしたが、可変分周カウンタの各
段を上昇カウンタと下降カウンタのどちらか一方
に振分けるための制御信号として使うこともでき
る。既に知られているようにカウンタの段間に
EX−ORゲートを挿入することにより、上昇カウ
ンタあるいは下降カウンタの両方の機能をもつ可
逆カウンタを構成することができる。したがつて
第２図と全く同じようにメモリーに書込まれた内
容に従つて可変分周カウンタの各段を上昇あるい
は下降のいずれかのカウンタに指定してやればプ
リセツタブルカウンタを用いずに第２図と同様の
機能を果たす回路を実現できる。

実施例３第２図の例では可変分周器として分周比1/2の
Ｆ／Ｆを直列接続したカウンタを用いてあるが、
第６図のようにシフトレジスタを用いてＦ／Ｆの
位置に関する補数をプリセツトしても第２図と同
様の機能を果たす回路を実現することができる。
Ｆ／F9段で構成される回路につき、タイムチヤ
ートを第７図に示した。第６図では第１段目と第
Ｎ段目のＦ／Ｆ、第ｍ段目と第ｍ＋１段目のＦ／
Ｆのように互いに補数の位置関係にあるＦ／Ｆを
メモリーでつなぐことによつて、補数のプリセツ
トを行なつている。なお、第０段目のＦ／Ｆは、
第２図と同様な補数の定数処理を行なうためのも
のであつて、第２図と記号を統一してある。但
し、PS′＝“１”は出力Ｑを強制的に“１”に
し、PS′＝“０”はＱをそのままに保つところが
異なる。Ｗは書き込み入力である。なお本実施例
は、ダイナミツクシフトレジスタを分周器として
用いた場合、特に有効である。

実施例４第２図の例では可変分周器として分周比1/2の
Ｆ／Ｆを直列接続したカウンタを用いてあるが、
可変分周器にリングカウンタを用い、他の部分は
実施例３の場合と全く同じにすれば、第２図と同
様の機能を果たす回路を実現することができる。
また分周比の比較的小さな（1/4，1/3等）リング
カウンタを第２図の実施例の如く直列接続した可
変分周器でも本考案の目的は達成される。

なお前記の実施例では、メモリーへの書込みは
外部標準信号SSを制御部に印加して自動的に行
なわれるようになつているが、このメモリーへの
書込みは、手動的な手段を用いても達成できるこ
とはいうまでもない。

また前記の実施例ではプリセツト信号PEを可
変分周器４３あるいは後部分周器４４の最終段か
ら取り出すようになつているが、これはあくまで
も一例を述べたにすぎない。場合によつては可変
分周器４３や後部分周器４４の中間からの出力、
あるいは可変分周器４３を数段階に分割してプリ
セツトするために可変分周器から複数の出力を取
り出してプリセツト信号とすることもできる。

〔考案の効果〕

以上のように本考案は、第２図に示したように
分周器の内部状態の論理数学的な補数関係の利用
に限らず、実施例２に述べたように分周器の動作
の種類に対する補数関係（したがつてプリセツタ
ブルカウンタは本発明の場合は特に必要なされる
ものではない。）あるいは実施例３に示したよう
に分周器を構成する各Ｆ／Ｆの位置に対しての補
数関係のように分周器に何らかの補数関係があれ
ば、いつでも適用して周波数調整ができる特徴を
持つている。さらに１例として第４図に示したよ
うに本考案を適用した場合の一致検出回路は極め
て素子数が少なくてすみ、しかも可変分周器の最
大分周比が大きくなつても、本質的に素子数を増
やす必要はない。また本考案は、可変分周器の一
部あるいは全部がダイナミツク動作をするものに
も適用できる。さらにまた本考案では基準周波数
ｂの理想周波数ｓからのズレはｓの上下に
わたつていても周波数調整が可能である。しかも
本考案による回路を時計体を構成する他の回路と
Ｃ−MOS等でモノリシツクに構成すれば、従来
のトリマーコンデンサでは得られない高精度で広
範囲の周波数調整がトリマーコンデンサよりはる
かに小体積で、しかも信頼性の高い回路で実現で
きる利点を有している。

【図面の簡単な説明】

第１図は従来の一般的な電子時計の構成を示す
図。第２図は、Ｎ段のＦ／Ｆで構成される分周器
を用いた本考案の実施例を示す図。第３図は、第
２図の回路のタイムチヤートを示した図。第４図
は、本考案に関係する一致回路を示す図。第５図
は、第４図の回路のタイムチヤートを示す図。第
６図は、シフトレジスタを用いた本発明の実施例
を示す図。第７図は、第６図のタイムチヤートを
示す図。１……水晶を共振器とする一般的な発振回路、
２……分周器、３……表示装置を含む計時装置、
ｂ……基準周波数、ｏ……可変分周器の出力
周波数、CL……クロツクパルスを示す記号、
Q₁，Q₂等……分周建の各段の出力を示す記号、
４１……発振器、４２……ｂに対するゲート回
路、４３……可変分周器、４４……後部分周器、
４５……表示装置を含む計時装置、４６……可変
分周器４３のプリセツトを制御するためのゲート
回路、４７……メモリー、４８……可変分周器お
よびメモリー４７の制御部、PS……可変分周器
４３のプリセツト入力を示す記号、Ｍ……メモリ
ー４７の出力を示す記号、PE……可変分周器４
３のプリセツトを司る信号を示す記号、MW……
メモリー書込み信号を示す記号、MR……メモリ
ーリセツト信号を示す記号、ER……外部リセツ
ト信号を示す記号、SS……標準信号を示す記
号、６１，６２……QNの立上りを検出するため
のRS Ｆ／Ｆを構成するNANDゲート、６３……
プリセツトパルスPEを得るためのANDゲート、
６４……NOT回路、６５……バツフア用のNOT
回路。

Claims

【実用新案登録請求の範囲】ａ基準信号を発生する発振器と、ｂ前記発振器の出力信号の通過を許可するゲー
ト回路とｃ前記発振器の出力を分周し、後段分周器にキ
ヤリーを発する複数段よりなる可変分周器と、ｄ高精度の周波数であり前記基準信号の周波数
より低い周波数である標準信号を入力し、前記
ゲート回路を制御して前記標準信号に基づく所
定時間内に前記基準信号を前記可変分周器でカ
ウントする第１のモードと前記基準信号をその
まま前記可変分周器でカウントする第２のモー
ドを切換える制御部と、ｅ前記可変分周器の複数段の各出力端子とそれ
ぞれ接続されたメモリー部と、ｆ前記メモリー部に接続され内容を反転し補数
データとし、出力を前記可変分周器の複数段の
各リセツト端子にそれぞれ入力するプリセツト
回路とからなり、ｇ前記第１のモード時は前記メモリー部が前記
可変分周器の内容を記憶し、ｈ前記第２のモード時は前記キヤリーが発せら
れる毎に前記可変分周器が前記プリセツト回路
により前記メモリー部の内容の補助内容にプリ
セツトされることを特徴とする電子式時計体。