JP2003513249A - 信号エッジ間の間隔を測定するための装置 - Google Patents

信号エッジ間の間隔を測定するための装置

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JP2003513249A JP2001533618A JP2001533618A JP2003513249A JP 2003513249 A JP2003513249 A JP 2003513249A JP 2001533618 A JP2001533618 A JP 2001533618A JP 2001533618 A JP2001533618 A JP 2001533618A JP 2003513249 A JP2003513249 A JP 2003513249A
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arming
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クーグリン・フィリップ・ティー
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クリーダンス システムズ コーポレイション
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Abstract

(57)【要約】 開始信号のエッジと停止信号のエッジの間の時間間隔を測定するための装置が、安定性のあるクロック（１７）を論理ゲート遅延ライン（２１）に提供する。位相同期コントローラー（２２）は、すべてのゲートの切り替え速度を制御する。ゲート出力信号とクロック信号は、一組の位相分散されたクロック信号を形成するが、開始時間測定ユニット（ＴＭＵ）（１２）と同一の停止ＴＭＵ（１４）に加えられる。開始ＴＭＵ（１２）は、アーミング信号と開始信号の間に生じる一クロック期間のエッジをカウントし、遅延時間データをクロック信号周期の整数及び分数として出力し、開始信号に続く位相を特定する。停止ＴＭＵ（１４）は、アーミング信号と停止信号に関連して、同様のことを行う。所望の間隔は、ＴＭＵ遅延データ間の差である。

Description

【発明の詳細な説明】
【０００１】発明の背景 本発明は、一般的には、２つの信号エッジ間の時間間隔を測定するための装置
に関するが、特には、タイミング基準として遅延同期ループ遅延線のクロック信
号を用いる装置に関する。
【０００２】 関連技術の説明 ２つの信号エッジ間の時間間隔を測定するための１つの公知システムは、安定
で予測のつく周波数を有するクロック信号を生成する水晶発振器とそのクロック
信号のパルスをカウントしてそのカウントを表す出力データを生成するカウンタ
を用いている。「開始」信号のエッジは、クロック信号をカウンタに関連させて
それがクロック信号のパルスのカウントを開始できるようにする。その後、「停
止」信号のエッジは、カウンタとのクロック信号の関連を断ってクロック信号の
パルスのカウントを停止するようにする。最終のカウントによって表された値は
、クロック信号の周期と積算されて、開始信号のエッジと停止信号のエッジの間
の間隔となる。開始信号のパルスと停止信号のパルスがクロック信号のパルスと
同期がとれなくなった場合には、間隔測定における誤差は、水晶発振器のクロッ
ク信号出力の周期ほどにもなることがある。したがって、水晶発振器の周期以下
の値に測定誤差を減らしたいと思えば、時間間隔を測定するための他の何らかの
手段が必要である。
【０００３】 Ｙａｎａｚａｋｉに１９９８年１２月８日付で発行された米国特許第５，８４
７，５９０号とＨｏｓｈｉｎｏ他に１９９４年２月２２日付で発行された米国特
許第５，２８９，１３５号は、同じ周期Ｐを有するが位相的に均等分散してクロ
ック信号周期をＮ個の均等なセグメントに分割するＮ個のクロック信号を生成す
るためのリング発振器を用いた間隔測定器を記載している。リング発振器は、ル
ープ状に連結された一組の反転論理ゲートからなり、それぞれのゲートがループ
内で先行するゲートから届いたパルスを次のゲートに通過させる。ループが閉鎖
されているときには、信号のエッジはループを循環して、それぞれの連続するゲ
ートの出力において信号のステートを変更する。Ｎ個のクロック信号はループを
形成する各ゲートの出力において引き出される。それぞれのクロック信号は、信
号エッジがループを循環する周波数とクロック信号を発生するゲートのループ内
の位置に依存する位相を有して振動する。１つのクロック信号から次のクロック
信号にわたる位相偏移は、それを生成するそのゲートの切り替え速度と同等であ
る。すべてのゲートが同じ切り替え速度を有するときに、クロック信号の位相は
均等に分散される。
【０００４】 上記の両システムにおいては、開始信号ＳＴＡＲＴパルスがループを閉じ、そ
れによって、パルスが各ゲートを通じて循環を開始してＮ個の出力クロック信号
の生成をトリガする。その後、停止信号ＳＴＯＰのエッジがカウントを停止する
まで、カウンタがＮ個のクロック信号のうちの１つのもののサイクルをカウント
する。その時点で、カウンタの出力データは、開始信号ＳＴＡＲＴエッジと停止
信号ＳＴＯＰエッジの間に経過したクロック信号のサイクルの整数を示している
。発振器のＮ個の出力クロック信号の各ステートは、開始信号ＳＴＡＲＴエッジ
と停止信号ＳＴＯＰエッジの間の間隔を決定するために、カウンタ出力によって
表されたクロックサイクルの整数に加えられるクロックサイクルの分数部分を表
すＮビットのデータワードを形成する。
【０００５】 クロック信号周期が安定であり、予測可能であるとすると、これらのシステム
はリング発振器のクロック信号の周期の約１／Ｎの範囲内まで２つの信号エッジ
の間の時間間隔を測定することができる。しかし、自由走行しているリング発振
器のクロック信号の周期は発振器を構成しているそれぞれのゲートの切り替え速
度に依存し、その切り替え速度は安定性があるわけでも予測可能でもない。論理
ゲートの切り替え速度がそれを構成している半導体材料の特性に部分的に依存し
ているので、その半導体材料に生じるナチュラルプロセスの変動がゲートの速度
を正確に予測することを難しくしている。論理ゲートの切り替え速度は、また、
予測できないように変化することがある、その温度や電源レベルを含む動作環境
によっても影響を受ける。よって、上記の両システムが開始信号ＳＴＡＲＴエッ
ジと停止信号ＳＴＯＰエッジの間の時間間隔を測定できる精度は、反対に、リン
グ発振器を構成する各ゲートの切り替え速度に影響する予測不可能なプロセスと
環境の変化に起因するリング発振器の出力信号の周期の非予測性によって影響を
受けてしまう。
【０００６】 必要なのは、タイミング基準として安定していて予測可能性のあるクロック信
号を使用して２つの信号エッジ間の時間間隔を測定するための装置であって、ク
ロック信号の周期よりもはるかに小さな誤差を有してその時間間隔を測定するこ
とができるものである。
【０００７】発明の要約 本発明の一つの側面に関しては、開始信号ＳＴＡＲＴのエッジと停止信号ＳＴ
ＯＰのエッジの間の時間間隔を測定するための装置が、温度変化又はプロセス変
動によって影響を受けずに安定していて予測可能性のあるクロック信号を生成す
る水晶発振器を用いている。クロック信号は、一連のＮ個の同じ論理ゲートであ
って、すべてのゲートに共通に供給された制御信号電圧（ＣＯＮＴＲＯＬ）によ
って決められる遅延を有して、それぞれの連続するゲートがクロック信号を遅延
していくものによって構成される遅延線に入力を提供する。電源電圧又はバイア
ス電圧のいずれかである制御信号電圧ＣＯＮＴＲＯＬは、各ゲートの切り替え速
度に影響を与える。クロック信号と各ゲートの出力信号は、開始信号ＳＴＡＲＴ
エッジと停止信号ＳＴＯＰエッジの間の間隔を測定するためのタイミング基準と
して使用される一組のタイミング信号Ｔ０−ＴＮを構成する。
【０００８】 本発明の他の側面においては、遅延線の他のゲートと同一のものである追加の
ゲートが遅延線の最後のゲートの出力信号ＴＮを遅延して、基準信号を提供する
。位相同期コントローラが、その基準信号の位相を、遅延線へのクロック信号入
力の位相と比較し、すべてのゲートの切り替え速度を制御する制御信号ＣＯＮＴ
ＲＯＬを調節して基準信号をクロック信号と位相同期する。このことは、温度変
化又はプロセス変動にもかかわらず、ゲートの切り替え速度を均一で安定性があ
り予測可能なものにし、したがって、それぞれのタイミング信号Ｔ０−ＴＮの周
期と位相を安定性があり予測可能なものにする。
【０００９】 本発明の更なる側面においては、装置が、「開始」時間測定ユニット（ＴＭＵ
）とそれと同じ「停止」ＴＭＵを有する。開始ＴＭＵは、基準信号（ＡＲＭＩＮ
Ｇ）のエッジと開始信号ＳＴＡＲＴのエッジの間に生じるタイミング信号Ｔ０−
ＴＮのうちの１つのもののエッジ数をカウントして、そのカウントを反映する出
力データを発生する。開始ＴＭＵは、また、タイミング信号発生器によって生成
される全タイミング信号Ｔ０−ＴＮのステートを監視し、その出力データは開始
信号ＳＴＡＲＴのエッジの後でＮ＋１個のタイミング信号のうちのどれが最も近
接したエッジを有するかを示す。開始ＴＭＵの出力データ（ＳＴＡＲＴ＿ＤＥＬ
ＡＹ）は、したがって、クロック信号の周期の整数及び分数として、アーミング
信号ＡＲＭＩＮＧと開始信号ＳＴＡＲＴのエッジの間の測定された遅延時間を表
している。同様に、停止ＴＭＵは、アーミング信号ＡＲＭＩＮＧのエッジと停止
信号ＳＴＯＰのエッジの間に生じた同じタイミング信号のエッジ数を示す出力デ
ータであり、停止信号ＳＴＯＰのエッジの後でタイミング信号Ｔ０−ＴＮのうち
のどれが最も近接したエッジを有するのかを示すものを生成する。停止ＴＭＵの
出力データ（ＳＴＯＰ＿ＤＥＬＡＹ）は、したがって、クロック信号の周期の整
数及び分数として、アーミング信号ＡＲＭＩＮＧと停止信号ＳＴＯＰのエッジの
間の測定された遅延時間を表している。
【００１０】 本発明の別の側面においては、装置が、データＳＴＡＲＴ＿ＤＥＬＡＹとＳＴ
ＯＰ＿ＤＥＬＡＹの組み合わせをデコードして、開始信号ＳＴＡＲＴエッジと停
止信号ＳＴＯＰエッジの間の間隔を表す出力データ（ＩＮＴＥＲＶＡＬ）を生成
するデコーダを具備している。間隔データＩＮＴＥＲＶＡＬは、データＳＴＡＲ
Ｔ＿ＤＥＬＡＹによって表されている開始信号ＳＴＡＲＴのエッジの遅延時間と
データＳＴＯＰ＿ＤＥＬＡＹによって表されている停止信号ＳＴＯＰのエッジの
遅延時間の間の時間差を表している。
【００１１】 それぞれのＴＭＵのカウンタをトリガするタイミング信号のエッジに対するア
ーミング信号ＡＲＭＩＮＧのタイミングが予測不可能であり一クロックサイクル
全部と同等になるほど変化することもあるので、開始信号ＳＴＡＲＴと停止信号
ＳＴＯＰの遅延測定は、クロック信号の一サイクルほどの大きさにもなり得る本
来的な不正確さを有している。しかし、２つのＴＭＵによってなされた開始遅延
測定と停止遅延測定において結果的に生じた誤差が同一であるので、デコーダが
停止遅延から開始遅延を差し引いて開始信号ＳＴＡＲＴのエッジと停止信号ＳＴ
ＯＰのエッジの間の間隔を決定するときには誤差は打ち消し合う。したがって、
その装置によって測定された間隔は、クロック信号の周期の１／Ｎ以内の精度で
あり、測定はプロセス変動又は環境変化の影響をほとんど受けない。
【００１２】 したがって、タイミング基準として安定していて予測可能性のあるクロック信
号を使用して２つの信号エッジの間の時間間隔を測定するための装置であって、
クロック信号の周期よりもはるかに小さな誤差を有してその時間間隔を測定する
ことができるものを提供することが本発明の目的である。
【００１３】 本明細書の結論部分は、本発明の主題を特に指摘し且つ明確に権利主張してい
る。しかし、当業界で通常の知識を有する者は、同じ引用符号が同じ構成要素を
指し示している添付の図面を参照して、本明細書の残りの部分を読むことによっ
て、本発明の構成と操作方法の双方を、更に、その効果と目的をも最もよく理解
する。
【００１４】好適な実施の形態の説明 図１は、２つの信号パルス（ＳＴＡＲＴとＳＴＯＰ）のエッジとエッジの間の
時間間隔を示す間隔出力データ（ＩＮＴＥＲＶＡＬ）を発生する本発明の時間間
隔測定装置を図示している。装置１０は、基準（アーミング）信号ＡＲＭＩＮＧ
の前縁と開始信号のエッジの間の遅延を測定し、その遅延を表す出力データ（Ｓ
ＴＡＲＴ＿ＤＥＬＡＹ）を生成するための開始ＴＭＵ１２を有する。同様に、停
止ＴＭＵ１４は、アーミング信号ＡＲＭＩＮＧのエッジと停止信号ＳＴＯＰのエ
ッジの間の遅延を測定し、その遅延を表す出力データ（ＳＴＯＰ＿ＤＥＬＡＹ）
を発生する。上記のように、開始ＴＭＵ１２と停止ＴＭＵ１４は、共に、それら
が測定する遅延を少なく評価するが、それらは同じ量だけそのことを行う。した
がって、データＳＴＯＰ＿ＤＥＬＡＹによって報告された停止信号ＳＴＯＰの遅
延からデータＳＴＡＲＴ＿ＤＥＬＡＹによって報告された開始信号ＳＴＡＲＴの
遅延を引いたときには、誤差は互いに相殺され、結果は開始信号ＳＴＡＲＴのエ
ッジと停止信号ＳＴＯＰのエッジの間の間隔を精密に表す。装置１０は、データ
ＳＴＡＲＴ＿ＤＥＬＡＹとＳＴＯＰ＿ＤＥＬＡＹの組み合わせをデコードするこ
とによって「減算」を実行してその時間間隔を表す間隔出力データＩＮＴＥＲＶ
ＡＬを生成するデコーダ１６を有する。
【００１５】 タイミング信号発生器 データＳＴＡＲＴ＿ＤＥＬＡＹとＳＴＯＰ＿ＤＥＬＡＹは、基準発振器１７に
よって生成された周期的なクロック信号（ＣＬＯＣＫ）のサイクルの整数と分数
（例えば、０，１／３２，２／３２．．．３１／３２）の和のように遅延を表す
。遅延同期されるループタイミング信号発生器１８は、３２個一組のタイミング
信号Ｔ０−Ｔ３１を発生し、開始ＴＭＵ１２と停止ＴＭＵ１４に供給して、各パ
ルスエッジ間の間隔を特定するときのタイミング基準として使用する。それぞれ
のタイミング信号Ｔ０−Ｔ３１は、クロック信号と同じ周波数を有するが、それ
らは均一に位相分散されており、それらのエッジがクロック信号の一サイクルの
１／３２だけ離れており、それによって、クロック信号の周期を３２個の個別の
タイムスロットに均等分割する。
【００１６】 従来のタイミング信号発生器１８は、直列に接続されて遅延線２１を構成する
３２個一組の同じゲート２０（１）−２０（３２）を有する。Ｔ０信号としても
作動するクロック信号は、遅延線２１の第１のゲート２０（１）をドライブする
。ゲート２０（１）は、クロック信号をクロック信号の周期の１／３２だけ遅延
して、タイミング信号Ｔ１を生成する。第２のゲート２０（２）は、タイミング
信号Ｔ１をクロック信号の周期の１／３２だけ遅延して、Ｔ２を生成する。同様
に、ゲート２０（３）−２０（３２）は、すべて、それらの先行するゲートのタ
イミング信号出力をクロック信号サイクルの１／３２だけ遅延して、タイミング
信号Ｔ３−Ｔ３２を生成する。
【００１７】 従来の位相同期コントローラ２２は、制御信号（ＣＯＮＴＲＯＬ）入力をそれ
ぞれのゲート２０に供給する。それぞれのゲート２０への電源電圧若しくはバイ
アス電圧の入力のいずれかである制御信号ＣＯＮＴＲＯＬの電圧は、それらの切
り替え速度を制御することによって、ゲートの遅延を制御する。位相同期コント
ローラ２２は、一連のゲートのうちの最初のゲート２０（１）の入力に到達した
ときのクロック信号の位相を一連のゲートのうちの最後のゲート２０（３２）の
出力信号Ｔ３２の位相と比較する。信号Ｔ３２がクロック信号に先行するときは
、位相同期コントローラ２２はゲート２０に供給される制御信号ＣＯＮＴＲＯＬ
の電圧を変えて、それらの切り替え速度を減少し、それによって、クロックとＴ
３２の間の遅延を大きくする。信号Ｔ３２がクロック信号よりも遅れているとき
は、位相同期コントローラ２２はゲート２０の制御信号ＣＯＮＴＲＯＬの電圧を
調節して、それらの切り替え速度を増加し、それによって、クロックとＴ３２の
間の遅延を小さくする。このように、帰還ループは、信号Ｔ３２をクロック信号
と同相に保持し、すべてのタイミング信号Ｔ０−Ｔ３２がクロック信号と同じ周
波数を有し、更に、タイミング信号Ｔ０−Ｔ３１の各エッジが徐々に位相的にず
れてそれらのエッジがクロック信号の周期を３２個の個別のタイムスロットに均
等に分ける。以下に記載するように、開始ＴＭＵ１２と停止ＴＭＵ１４は、間隔
を測定するときのタイミング基準として信号Ｔ０−Ｔ３１を用い、したがって、
クロック信号の周期の１／３２の分解能で、開始信号ＳＴＡＲＴと停止信号ＳＴ
ＯＰのそれぞれのエッジの遅延を測定することが可能である。
【００１８】 時間測定ユニット入出力信号 開始ＴＭＵ１２と停止ＴＭＵ１４は、それらが相互接続される方法に応じてそ
れらの挙動に多少の違いはあるけれども、同一の回路である。両ＴＭＵユニット
１２と１４は、表Ｉに列挙された入出力ターミナルを有する。
【００１９】
【００２０】 タイミングＴＩＭＩＮＧ それぞれのＴＭＵ１２と１４の３２個のタイミング入力ターミナルは、タイミ
ング信号Ｔ０−Ｔ３１を受信する。
【００２１】 ＩＮ ＴＭＵ１２の入力ＩＮは、開始信号ＳＴＡＲＴのエッジを搬送する信号を受信
するが、一方、ＴＭＵ１４の入力ＩＮは、停止信号ＳＴＯＰのエッジを搬送する
信号を受信する。開始信号ＳＴＡＲＴのエッジと停止信号ＳＴＯＰのエッジは、
同じ信号に現れる場合もあるし、違う信号に現れる場合もある。
【００２２】 ＰＯＬ 開始ＴＭＵ１２の入力ＰＯＬに加えられる信号ＳＴＡＲＴ＿ＰＯＬのステート
（ハイ又はロー）は、それぞれ、開始信号ＳＴＡＲＴのエッジが前縁であるべき
か又は後縁であるべきかを示す。同様に、停止ＴＭＵ１４の入力ＰＯＬに加えら
れる信号ＳＴＯＰ＿ＰＯＬのステートは、停止信号ＳＴＯＰのエッジが前縁であ
るべきか又は後縁であるべきかを示す。
【００２３】 アームＡＲＭ 開始ＴＭＵ１２と停止ＴＭＵ１４のアーム入力は、アーミング信号ＡＲＭＩＮ
Ｇを受信する。
【００２４】 ＩＮＴ＿ＥＮ、ＩＮＴ＿Ａ、ＩＮＴ＿Ｂ、ＥＮ＿Ａ、ＥＮ＿Ｂ ＴＭＵ１２の入力ＩＮＴ＿ＥＮはロー（論理「０」）に設定されてＴＭＵ１２
が開始ＴＭＵとして作動すべきであることを示すが、一方、ＴＭＵ１４の入力Ｉ
ＮＴ＿ＥＮはハイ（論理「１」）に設定されてそのＴＭＵ１４が停止ＴＭＵとし
て作動すべきであることを示す。開始信号ＳＴＡＲＴのエッジと停止信号ＳＴＯ
Ｐのエッジを搬送する信号が周期的であるとき、開始ＴＭＵ１２は開始信号ＳＴ
ＡＲＴのエッジとしてアーミング信号ＡＲＭＩＮＧの後の最初の入力信号のエッ
ジを単純に選択する。しかし、停止ＴＭＵ１４が停止信号ＳＴＯＰのエッジとし
てその入力信号のエッジを選択する前に、開始ＴＭＵ１２が開始信号のエッジを
確実に選択することが必要である。したがって、アーミング信号ＡＲＭＩＮＧを
検出した後で、開始ＴＭＵ１２が停止ＴＭＵ１４にそれが開始信号ＳＴＡＲＴの
エッジとしてその入力信号のうちの１つを受容したとの信号を送るまでは停止Ｔ
ＭＵ１４は停止信号ＳＴＯＰのエッジとしてその入力信号のエッジを受容するこ
とをしない。
【００２５】 ＴＭＵ１２と１４は同一回路なので、それぞれのＴＭＵは、それが開始ＴＭＵ
か又は停止ＴＭＵとして作動すべきかを示す信号を受信するための入力ターミナ
ルＩＮＴ＿ＥＮを有する。入力ＩＮＴ＿ＥＮがロー（論理「０」）に設定されて
いれば、開始ＴＭＵ１２は、アーミング信号ＡＲＭＩＮＧの後で生じる適切なポ
ラリティの最初の入力信号のエッジを開始信号ＳＴＡＲＴのエッジとして取り扱
う。その後、アーミング信号ＡＲＭＩＮＧのパルスを検出し、更に、開始信号Ｓ
ＴＡＲＴのエッジとしてその入力信号エッジのうちの１つを受容した後で、開始
ＴＭＵ１２は、一対の出力イネーブリング信号ＥＮ＿ＡとＥＮ＿Ｂのうちの一方
をハイにドライブする。それらの信号は、停止ＴＭＵ１４のインターロック入力
ＩＮＴ＿ＡとＩＮＴ＿Ｂをドライブする。
【００２６】 入力ＩＮＴ＿ＥＮがハイ（論理「１」）にドライブされていれば、開始ＴＭＵ
１２が停止ＴＭＵの入力ＩＮＴ＿Ａ又はＩＮＴ＿Ｂの一方をハイにドライブする
まで、停止ＴＭＵ１４は、アーミング信号ＡＲＭＩＮＧのエッジの後の入力信号
のエッジをすべて無視する。そして、開始ＴＭＵ１２は適切なポラリティの次に
到着する入力信号のエッジを停止信号ＳＴＯＰのエッジとして受容する。
【００２７】 ＤＯＮＥ 開始ＴＭＵ１２と停止ＴＭＵ１４は、その出力ＤＯＮＥをハイにドライブして
、いつその測定が完了するのか、そして、その出力データＳＴＡＲＴ＿ＤＥＬＡ
Ｙ又はＳＴＯＰ＿ＤＥＬＡＹがいつ有効になるのかを示す。図１においては、停
止ＴＭＵ１４の出力ＤＯＮＥは、デコーダ１６に有効信号ＶＡＬＩＤ入力として
加えられ、それにいつデータＳＴＡＲＴ＿ＤＥＬＡＹとＳＴＯＰ＿ＤＥＬＡＹを
デコードして装置１０の間隔データ出力ＩＮＴＥＲＶＡＬを生成するのかを知ら
せる。
【００２８】 ＣＮＴ、Ａ、Ｂ、ＦＡ 開始ＴＭＵ１２と停止ＴＭＵ１４の出力ターミナルＣＮＴ、Ａ、Ｂ、ＦＡは、
ＴＭＵ出力データの４つの個々のフィールド、すなわち、ＳＴＡＲＴ＿ＤＥＬＡ
Ｙ若しくはＳＴＯＰ＿ＤＥＬＡＹを伝送する。開始ＴＭＵ１２と停止ＴＭＵ１４
は、アーミング信号ＡＲＭＩＮＧのエッジと開始信号ＳＴＡＲＴ又は停止信号Ｓ
ＴＯＰのエッジの間の間隔をクロック信号サイクルの整数及び分数（１／３２ず
つ）で表す。３２ビットのＣＮＴフィールドは、間隔の整数部分を示す。一対の
１６ビットフィールドＡとＢ並びに単一ビットのフィールドＦＡは、間隔の分数
部分を示すコードを形成する。以下の表ＩＩは、フィールドＡ、Ｂ、ＦＡによっ
て形成された３２ビットコードによって表された分数値を列挙している。
【００２９】
【００３０】 例えば、アーミング信号ＡＲＭＩＮＧパルスのエッジと開始信号ＳＴＡＲＴの
エッジの間の間隔がクロック信号の周期の１９と３０／３２であるとき、ＴＭＵ
１２又は１４が生成する出力データの各フィールドは以下のようになる。 すなわち、 ＣＮＴは、０００００００００００１００１１（１０進法の１９）、 Ａは、 １１１１１１１１１１１１１１１１、 Ｂは、 ００００００００００００００１１、 ＦＡは、 ０ である。
【００３１】 便宜的にフィールドＣＮＴの値は上記の１０進法で表記されてはいるが、ＣＮ
Ｔは実際には２進法のコード形式で表されている。
【００３２】 時間測定ユニット 図２は、図１のＴＭＵ１２と１４のうちのいずれか１方をより詳細な略式のブ
ロック図形式で図示している。それぞれのＴＭＵは、２つのバンクのフリッププ
ロップであるバンクＡとバンクＢを有する。バンクＡは、それぞれタイミング信
号Ｔ０−Ｔ１５によってクロックされる１６個のＤタイプのフリッププロップ３
０（０）−３０（１５）を有するが、一方、バンクＢは、それぞれタイミング信
号Ｔ１６−Ｔ３１によってクロックされる１６個のＤタイプのフリッププロップ
３０（１６）−３０（３１）を有する。アーミング信号ＡＲＭＩＮＧのエッジは
、フリッププロップ３０（０）−３０（３１）とカウンタ６２をすべてリセット
する。ＸＯＲゲート３２は、ターミナルＩＮとＰＯＬに到達しているＴＭＵの入
力信号（ＳＴＡＲＴ又はＳＴＯＰ）をそのポラリティ入力信号と排他的論理和演
算して、すべてのフリッププロップ３０（０）−３０（３１）のＤ入力をドライ
ブする信号３４を生成する。位相Ａのイネーブル回路３６によって生成されたＴ
ＭＵの出力信号ＥＮ＿Ａは、バンクＡのフリッププロップ３０（０）−３０（１
５）のイネーブル入力（ＥＮ）をドライブするが、一方、イネーブル論理回路３
８によって生成されたＴＭＵの出力信号ＥＮ＿Ｂは、バンクＢのフリッププロッ
プ３０（１６）−３０（３１）のイネーブル入力をドライブする。
【００３３】 フリッププロップ３０（０）−３０（３１）をリセットすることに加えて、ア
ーミング信号ＡＲＭＩＮＧパルスのエッジは、位相Ａのイネーブル回路３６に命
じて、アーミング信号ＡＲＭＩＮＧのエッジの後の最初の信号Ｔ２４のエッジの
時にそのＥＮ＿Ａ出力をアサートし、それによって、バンクＡのフリッププロッ
プ３０（０）−３０（１５）をすべてイネーブルにする。バンクＡのフリッププ
ロップがイネーブルとなった後の最初の信号Ｔ８パルスのエッジの時に、イネー
ブリング回路３８はバンクＢのフリッププロップ３０（１６）−３０（３１）を
イネーブルにする。
【００３４】 すべてのフリッププロップ３０（０）−３０（３１）がイネーブルにされると
、タイミング信号Ｔ０−Ｔ３１の各エッジは、クロック信号の各サイクル中にお
いてそれぞれのフリッププロップ３０（０）−３０（３１）を連続的にクロック
する。ＩＮターミナルに到達する開始信号ＳＴＡＲＴ又は停止信号ＳＴＯＰのス
テートが引き続きＴＭＵ１２のターミナルＰＯＬに到達する信号を示すポラリテ
ィのステートに整合しているならば、ＸＯＲゲート３２はすべてのフリッププロ
ップ３０（０）−３０（３１）のＤ入力をローに保持する。したがって、フリッ
ププロップ３０（０）−３０（３１）のＱ出力はローのままである。開始信号Ｓ
ＴＡＲＴ又は停止信号ＳＴＯＰのエッジがＴＭＵ１２のＩＮターミナルに達した
ときに、開始信号ＳＴＡＲＴ又は停止信号ＳＴＯＰは、ステートを変え、もはや
ＰＯＬ信号のステートとは整合しない。したがって、ＸＯＲゲート３２はすべて
のフリッププロップ３０（０）−３０（３１）のＤ入力をハイにドライブする。
【００３５】 例えば、図２のＴＭＵが開始ＴＭＵとして作動していて、タイミング信号Ｔ１
５がフリッププロップ３０（１５）をクロックする直前に開始信号ＳＴＡＲＴの
エッジが到達しているものとする。次いで、開始信号ＳＴＡＲＴのエッジに続い
て、タイミング信号Ｔ１５−Ｔ３１が徐々にフリップフロップ３０（１５）−３
０（３１）をクロックするときにそれらのフリップフロップのＱ出力が連続的に
ハイとなる。タイミング信号Ｔ３１のエッジの直後に、ＴＭＵ１２の出力Ａは、
値０００００００００００００００１を取り、ＴＭＵ１２の出力Ｂは、値１１１
１１１１１１１１１１１１１を取る。これらの値が上記表ＩのＡとＢに対する値
１５／３２に対応することに留意してください。
【００３６】 位相Ａイネーブル回路３６は、バンクＡのすべてのフリッププロップ３０（０
）−３０（１５）のＱ出力を論理和演算するＯＲゲート４０の出力を監視してい
る。ＴＭＵが開始ＴＭＵ１２として作動しているとき、イネーブル回路３６と３
８に供給されたＩＮＴ＿ＥＮ入力はローに保持される。したがって、ＯＲゲート
４０の出力がハイとなり、開始信号ＳＴＡＲＴのエッジが生じたことをバンクＡ
のフリッププロップ３０（０）−３０（１５）のうちの１つのものが検出したこ
とを示すとき、イネーブリング回路３６は、信号Ｔ２４の次に到達するパルスの
ときにその出力信号ＥＮ＿Ａをデアサートする。このことは、次に到達する一組
のタイミング信号Ｔ０−Ｔ１５のエッジがフリッププロップ３０（０）−３０（
１５）をクロックしないようにする。したがって、後続の開始信号ＳＴＡＲＴの
ステートのいかなる変化にも係わらず、フリッププロップ３０（０）−３０（１
４）のＱ出力はローのままであり、フリッププロップ３０（１５）のＱ出力はハ
イのままである。したがって、ＴＭＵが再アーミングされる後まで、ＴＭＵ１２
の出力Ａは、０００００００００００００００１に固定される。
【００３７】 同様に、位相Ｂのイネーブル回路３８は、バンクＢのフリッププロップ３０（
１６）−３０（３１）のＱ出力を論理和演算するＯＲゲート４２の出力を監視し
、更に、（ＩＮＴ＿ＥＮがローに保持されている状態で）、ＯＲゲート４２の出
力がハイとなった後で最初に生じる信号Ｔ８のパルスのときに信号ＥＮ＿Ｂをデ
アサートする。このことは、次の一組のタイミング信号Ｔ１６−Ｔ３１のエッジ
がフリッププロップ３０（１６）−３０（３１）をクロックしないようにする。
したがって、例示の場合、開始信号ＳＴＡＲＴのパルスが信号Ｔ１５のエッジの
直前に生じた場合、ＴＭＵ１２の出力Ｂであるフリッププロップ３０（１６）−
３０（３１）のＱ出力は、アーミング信号ＡＲＭＩＮＧがその後にそれらのフリ
ッププロップをリセットするまでは、１１１１１１１１１１１１１１１１のまま
である。
【００３８】 ＴＭＵ１２は、ＯＲゲート４０と４２の出力を監視して、アーミング信号ＡＲ
ＭＩＮＧのエッジがバンクＡのフリッププロップをリセットした後の最初のＴ２
４のパルスのときにＴＭＵ１２のＦＡ出力信号をローにドライブする回路７０を
有する。その後、ＯＲゲート４２がバンクＢフリッププロップ３０（１６）−３
０（３１）のＱ出力がハイにドライブされたことを示す以前に、いずれかのバン
クＡフリッププロップ３０（０）−３０（１５）のＱ出力が入力開始信号ＳＴＡ
ＲＴに応じて設定されていることをＯＲゲート４０が示したときには、回路７０
はＦＡ信号をハイにドライブする。表Ｉに列挙されているように、ＦＡ出力信号
は、ＴＭＵ１２の出力データＳＴＡＲＴ＿ＤＥＬＡＹのフィールドとして使用さ
れ、０／３２と１６／３２に対するＡ値とＢ値の間の不明確さを解消する。すな
わち、ＡとＢが共に値１１１１１１１１１１１１１１１１を有するとき、ＳＴＡ
ＲＴ＿ＤＥＬＡＹによって表される遅延の分数値は、０／３２又は１６／３２の
いずれかである。ＦＡビットは不明確さを解消する。
【００３９】 図２のＴＭＵが図１の停止ＴＭＵ１４として作動するとき、イネーブリング回
路３６と３８への入力ＩＮＴ＿ＥＮはハイに保持され、開始ＴＭＵ１２の出力Ｅ
Ｎ＿ＡとＥＮ＿Ｂは停止ＴＭＵのイネーブリング回路３６と３８の入力ＩＮＴ＿
ＡとＩＮＴ＿Ｂをドライブする。ＯＲゲート４０又は４２は、停止信号ＳＴＯＰ
のエッジが生じたことをバンクＡ又はＢのフリップフロップのうちの１方が検出
したとの信号をイネーブリング回路３６又は３８に送るとき、開始ＴＭＵがまだ
信号ＩＮＴ＿ＡとＩＮＴ＿Ｂをローにドライブしていない場合にはイネーブリン
グ回路３６と３８は信号ＥＮ＿ＡとＥＮ＿Ｂをローにドライブしない。しかし、
ＯＲゲート４０が停止信号ＳＴＯＰが生じたとの信号をイネーブリング回路３６
に送る前に、開始ＴＭＵが信号ＩＮＴ＿Ａをローにドライブしていた場合には、
イネーブリング回路３６は、次のＴ２４のパルスのときにバンクＡのフリップフ
ロップをディスエーブルにする。更に、ＯＲゲート４２がイネーブリング回路３
８に停止信号ＳＴＯＰのエッジが生じたことを知らせたときに、開始ＴＭＵが既
に信号ＩＮＴ＿Ｂをローにドライブしていた場合には、イネーブリング回路３８
は次のＴ８のパルスのときにバンクＢのフリップフロップをディスエーブルにす
る。
【００４０】 イネーブリング回路３６は、入力信号ＩＮＴ＿ＥＮによって制御されると共に
、入力として信号ＩＮＴ＿Ａとハードワイヤ「０」を受信し、更に、ＡＮＤゲー
ト５１の反転入力をドライブするマルチプレクサ５０を有する。ＯＲゲート４０
の出力は、ＡＮＤゲート５１の非反転入力をドライブする。ＯＲゲート５２は、
入力ＡＲＭを信号出力ＥＮ＿Ａと論理和演算してＡＮＤゲート５３の入力をドラ
イブされる信号を生成する。ＡＮＤゲート５１の出力は、ＡＮＤゲート５３の反
転入力をドライブする。ＡＮＤゲート５３は、タイミング信号Ｔ２４によってク
ロックされるフリップフロップ５４のＤ入力を制御する。フリップフロップ５４
は、そのＱ出力にＥＮ＿Ａ信号を生成する。イネーブリング回路３８は、その出
力フリップフロップ５５がタイミング信号Ｔ８によってクロックされることを除
いて、大体イネーブリング回路３６と同じである。イネーブリング回路３８にお
いては、また、アームターミナルＡＲＭはイネーブリング回路３６のＯＲゲート
５２に対応するＯＲゲート５６の入力に直接接続されない。それに代わって、タ
イミング信号Ｔ２４によってクロックされるフリップフロップ５６が、ＯＲゲー
ト５６の入力へのアーム入力ＡＲＭに到達するアーミング信号ＡＲＭＩＮＧをク
ロックする。このことは、バンクＡのフリップフロップがバンクＢのフリップフ
ロップの前にはイネーブルされないことを確実にする。
【００４１】 図２に図示されたＴＭＵ１２又は１４は、また、イネーブリング回路３８がバ
ンクＢをイネーブルにしてＴＭＵのＣＮＴ出力データを発生している間に生じる
タイミング信号Ｔ８のパルス数をカウントする３２ビットのカウンタ６２を有す
る回路６０を具備する。アーミング信号ＡＲＭＩＮＧによってリセットされるカ
ウンタ６２は、フリップフロップ５５のＤ入力とＱ出力を論理積演算するＡＮＤ
ゲートの出力によってイネーブルされる。
【００４２】 それぞれのＴＭＵは、更に、イネーブリング回路３８の信号出力ＥＮ＿Ｂを監
視して、ＥＮ＿Ｂ信号がローにドライブされた後で最初の信号Ｔ８パルスのとき
に信号ＤＯＮＥをハイにドライブし、それによって、ＴＭＵ１２がその時間測定
を終了したことと有効な出力データを生成中であることを示す回路６６を有する
。回路６６は、次のＴ８パルスのときに再び信号ＤＯＮＥをローにドライブする
。回路６６は、タイミング信号Ｔ８によってクロックされ、そのＤ入力で信号Ｅ
Ｎ＿Ｂを受信し、更に、そのＱ出力をＡＮＤゲート６９の入力に供給するＤタイ
プのフリップフロップ６８を有する。ＡＮＤゲート６９は、反転入力において信
号ＥＮ＿Ｂを受信し、その出力に信号ＤＯＮＥを発生する。
【００４３】 それぞれのＴＭＵは、また、ＯＲゲート４０と４２の出力を監視し、アーミン
グ信号ＡＲＭＩＮＧのエッジがバンクＡのフリップフロップをリセットした後の
最初のＴ２４パルスのときにＴＭＵの出力信号ＦＡをローにドライブする回路７
０を有する。その後、回路７０は、バンクＢのフリッププロップ３０（１６）−
３０（３１）のＱ出力がハイにドライブされたことをＯＲゲート４２が示す前に
、バンクＡのフリッププロップ３０（０）−３０（１５）のいずれかのＱ出力が
入力開始信号ＳＴＡＲＴに応じて設定されていることをＯＲゲート４０が示した
ときには、回路７０はＦＡ信号をハイにドライブする。表Ｉに列挙されているよ
うに、ＦＡ出力信号は、ＴＭＵ１２の出力データＳＴＡＲＴ＿ＤＥＬＡＹのフィ
ールドとして使用されて、０／３２と１６／３２に対するＡ値とＢ値の間の不明
確さを解消する。すなわち、ＡとＢが共に値１１１１１１１１１１１１１１１１
を有するとき、ＳＴＡＲＴ＿ＤＥＬＡＹによって表される遅延の分数値は、０／
３２又は１６／３２のいずれかである。ＦＡビットは不明確さを解消する。
【００４４】 回路７０は、タイミング信号Ｔ２４によってクロックされそのＱ出力に信号Ｆ
Ａを生成するＤタイプのフリップフロップ７２と、タイミング信号Ｔ８によって
クロックされそのＱ出力に信号ＦＢを生成するフリップフロップ７４を有する。
ＡＮＤゲート７６は、反転入力において信号ＦＢを受信し、それをＯＲゲート４
０の出力と論理積演算してフリップフロップ７２のＤ入力をドライブするための
信号を生成する。同様に、ＡＮＤゲート７８は、反転入力において信号ＦＡを受
信し、それをＯＲゲート４２の出力と論理積演算してフリップフロップ７４のＤ
入力を制御する信号を生成する。
【００４５】 信号タイミング 図３は、異なる２つの信号において生じる開始信号ＳＴＡＲＴパルスの前縁と
停止信号ＳＴＯＰパルスの後縁の差を測定するように設定されたときの図１のＴ
ＭＵ１２とＴＭＵ１４の各入出力信号の挙動を図示するタイミング図である。こ
の特定の例においては、開始信号ＳＴＡＲＴは単独パルスを搬送するものである
が、一方、停止信号ＳＴＯＰは周期的なものである。以下は、様々な時点におけ
る図３に図示された各信号の変化を説明するものである。
【００４６】 時点Ａ：アーミング信号ＡＲＭＩＮＧパルスの出現に先行するある時点Ａにおい
て、ＴＭＵ１２を起動する信号ＳＴＡＲＴ＿ＰＯＬ入力がローに設定されて開始
信号ＳＴＡＲＴのエッジが前縁であるべきであることを示すが、一方、ＴＭＵ１
４への信号ＳＴＯＰ＿ＰＯＬのステートがハイに設定されて停止信号ＳＴＯＰの
エッジが後縁であるべきであることを示している。
【００４７】 時点Ｂ：アーミング信号ＡＲＭＩＮＧがハイにドライブされて、両ＴＭＵ１２と
１４のバンクＡとバンクＢのフリップフロップ３０とカウンタ６０をリセットし
、それによって、両ＴＭＵのＡ出力データフィールドとＢ出力データフィールド
の双方を００００００００００００００００にドライブして、ＣＮＴフィールド
を０にドライブする。
【００４８】 時点Ｃ：アーミング信号ＡＲＭＩＮＧの前縁に後続する信号Ｔ２４の次のパルス
に応じて、開始ＴＭＵ１２と停止ＴＭＵ１４は、共に、それらの信号ＥＮ＿Ａを
ハイにドライブしてそれらのバンクＡフリップフロップをイネーブルにする。
【００４９】 時点Ｄ：信号Ｔ８の次のパルスに応じて、開始ＴＭＵ１２と停止ＴＭＵ１４は、
共に、それらの信号ＥＮ＿ＢをハイにドライブしてそれらのバンクＢフリップフ
ロップをイネーブルにする。
【００５０】 時点Ｅ：開始信号ＳＴＡＲＴの前縁がタイミング信号Ｔ７のパルスの前縁の直前
に出現する。その後、タイミング信号のエッジは、ＴＭＵ１２内のバンクＡとバ
ンクＢのフリップフロップのいくつかの設定を開始する。
【００５１】 時点Ｆ：Ｔ８のパルスの次のエッジが、開始ＴＭＵ１２と停止ＴＭＵ１４のＣＮ
Ｔフィールドをインクリメントして１にする。
【００５２】 時点Ｇ：Ｔ２４の次のパルスの前縁において、開始ＴＭＵ１２が、その信号ＥＮ
＿Ａをローにドライブすることによって、そのバンクＡフリップフロップをディ
スエーブルにする。開始ＴＭＵ１２は、また、その出力信号ＦＡをハイにドライ
ブする。
【００５３】 時点Ｈ：Ｔ８の次のパルスの前縁において、開始ＴＭＵ１２が、その信号ＥＮ＿
Ｂをローにドライブすることによって、そのバンクＢフリップフロップをディス
エーブルし、その信号ＤＯＮＥをハイにドライブする。開始ＴＭＵ１２と停止Ｔ
ＭＵ１４の双方は、それらのＣＮＴフィールドをインクリメントして２にする。
【００５４】 時点Ｉ：Ｔ１８のエッジの直前に、停止信号ＳＴＯＰの後縁が生じる。
【００５５】 時点Ｊ：Ｔ２４の次のパルスの前縁において、停止ＴＭＵ１４が、その信号ＥＮ
＿Ａをローにドライブすることによって、そのバンクＡフリップフロップをディ
スエーブルにする。
【００５６】 時点Ｋ：Ｔ８の次のパルスの前縁において、停止ＴＭＵ１４が、その信号ＥＮ＿
Ｂをローにドライブし、そのバンクＢフリップフロップをディスエーブルにし、
その信号ＤＯＮＥをハイにドライブする。開始ＴＭＵ１２は、また、その信号Ｄ
ＯＮＥ出力を再びローにドライブする。
【００５７】 時点Ｌ：信号Ｔ８の次のパルスの前縁において、停止ＴＭＵ１４がその信号ＤＯ
ＮＥを再びローにドライブする。
【００５８】 時点Ｌの後で、図１のデコーダ１６は、開始ＴＭＵ１２と停止ＴＭＵ１４の出
力データをデコードして、時点Ｃに出現する開始信号ＳＴＡＲＴパルスの前縁と
時点Ｊに出現する停止信号ＳＴＯＰパルスの後縁の間の遅延時間を表す間隔ＩＮ
ＴＥＲＶＡＬの値を生成する。開始ＴＭＵ１２のＳＴＡＲＴ＿ＤＥＬＡＹデータ
出力（ＣＮＴ、Ａ、Ｂ、ＦＡ）は、クロック信号の周期の１と７／３２の遅延時
間を示している。停止ＴＭＵ１４のＳＴＯＰ＿ＤＥＬＡＹデータ（ＣＮＴ、Ａ、
Ｂ、ＦＡ）は、クロック信号の周期の２と１８／３２の停止遅延時間を示してい
る。このように、開始信号ＳＴＡＲＴパルスの前縁と停止信号ＳＴＯＰパルスの
後縁の間の遅延、すなわち、ＴＭＵ１２と１４の出力によって表される各時点の
間の差は、クロック信号の周期の１と１１／３２である。
【００５９】 ＳＴＡＲＴ＿ＤＥＬＡＹデータがアーミング信号ＡＲＭＩＮＧのエッジイベン
トと開始信号ＳＴＡＲＴのエッジイベントの間の実際の遅延を少なく評価するこ
ととＳＴＯＰ＿ＤＥＬＡＹデータがアーミング信号ＡＲＭＩＮＧのパルスイベン
トと停止信号ＳＴＯＰのパルスイベントの間の実際の遅延を少なく評価すること
を特に記載する。それらは、共に、アーミング信号ＡＲＭＩＮＧエッジと次のＴ
０信号パルスのエッジの間の位相差によって時間の遅延を少なく評価する。しか
し、開始ＴＭＵ１２と停止ＴＭＵ１４のデータ出力は、同じ量だけ遅延を少なく
評価するので、デコーダ１６が出力間隔データ値ＩＮＴＥＲＶＡＬを生成すると
きに、誤差が他方において解消する。アーミング信号ＡＲＭＩＮＧをＴ０信号と
共にゲートしてアーミング信号ＡＲＭＩＮＧがＴ０信号エッジとほとんど同時で
あるようにすれば、ＳＴＡＲＴ＿ＤＥＬＡＹデータとＳＴＯＰ＿ＤＥＬＡＹデー
タは、実際の開始信号ＳＴＡＲＴパルスと停止信号ＳＴＯＰパルスの遅延をもっ
とよく評価することができる。しかし、このことは、出力間隔データＩＮＴＥＲ
ＶＡＬの値に対して影響を与えるものではない。
【００６０】 装置１０が３２に位相的に分散されたタイミング信号Ｔ０−Ｔ３１を生成する
遅延線を用いるものとして例示されてきたが、業界において通常の知識を有する
者は、装置が遅延線２１を調節して、もっと多くの組又はもっと小さな組のタイ
ミング信号３２で操作するように開始ＴＭＵ１２と停止ＴＭＵ１４を適切に調整
すると共に、デコーダ１６を調節して異なるサイズのデータ入力ＳＴＡＲＴ＿Ｄ
ＥＬＡＹとＳＴＯＰ＿ＤＥＬＡＹを調整することにより、もっと多くの数又はも
っと小さな数のタイミング信号を生成するように調整され得ることを理解する。
【００６１】 図４は、３１個一組の位相分散されたタイミング信号Ｔ０−Ｔ３１を生成する
ために、リング発振器８０を用いたタイミング信号発生器を図示している。リン
グ発振器は、３１個一組のインバータゲート８２（１）−８２（３１）であって
、タイミング信号Ｔ０−Ｔ３０の個々のものを生成するそれぞれのインバータと
共に接続されてループを形成するものを有する。位相同期コントローラ８４は、
それぞれのインバータ８０（１）−８０（３１）への制御信号入力ＣＯＮＴＲＯ
Ｌを調節してＴ０信号をクロック信号に位相同期する。リング発振器８０は、奇
数のインバータに作動するように要求して奇数（例えば３１個）の位相分散され
たタイミング信号だけを生成する。図１の遅延線ベースのタイミング信号発生器
１８は、それに代わって、図４に図示されたタイミング信号発生器によっても実
現可能である。しかし、そうするためには、開始ＴＭＵ１２と停止ＴＭＵ１４は
、図１のタイミング信号発生器１８によって提供される３２個のタイミング信号
よりもむしろ３１個一組のタイミング信号で動作する様に適切に調節されねばな
らない。デコーダ１６は、また、適正に構成されて各ＴＭＵのデータ出力ＳＴＡ
ＲＴ＿ＤＥＬＡＹとＳＴＯＰ＿ＤＥＬＡＹのサイズにおいて一ビット少ないよう
に調節しなくてはならない。
【００６２】 このように、タイミング基準としての安定で予測可能なクロック信号を用いた
２つの信号のエッジ間の時間間隔を測定するための装置が示され並びに説明され
てきたが、それにおいてはその装置はクロック信号の周期よりもはるかに小さな
誤差を有してその時間間隔を測定することができる。上記の明細書は本発明の好
適実施の形態を説明してきたが、業界において通常の知識を有する者は、本発明
の範囲から逸脱することなくそのより広範な諸相において、好適実施の形態に対
して多くの改作をなすことができる。したがって、添付の特許請求の範囲は、本
発明の真の範囲やその精神の範囲内にあるすべてのそのような改作を保護するこ
とを意図したものである。
【図面の簡単な説明】
【図１】 ２つの入力信号パルスのエッジとエッジの間の時間間隔を示す出力データを発
生する本発明の時間間隔測定装置をブロック図形式で図示している。
【図２】 図１の２つのタイムマネージメントユニットのうちのいずれか一方をより詳細
な略式のブロック図形式で図示している。
【図３】 図１の時間間隔測定装置の各種の信号の挙動を示すタイミング図である。
【図４】 図１の時間間隔測定装置に採用されている信号発生器の他の実施の形態をブロ
ック図形式で図示している。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年４月４日（２００１．４．４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 入力アーミング信号のエッジに応じて開始信号のエッジと停
    止信号のエッジの間の時間間隔を測定する装置であって、 周期的なクロック信号を発生する手段（１７）と、 前記クロック信号を受信して、前記クロック信号に周波数同期されている複数
    のタイミング信号（Ｔ０−Ｔ３１）であって、それぞれのタイミング信号が前記
    クロック信号に対して固有の位相を有すると共に周期的なエッジを有するものを
    発生するためのタイミング信号発生手段（１８）と、 前記アーミング信号と前記開始信号と前記各タイミング信号を受信して、前記
    アーミング信号の前記エッジと前記開始信号の前記エッジの間に生じた前記タイ
    ミング信号のうちの１つのものの第１のエッジ数をカウントし、前記タイミング
    信号のうちのいずれが前記開始信号のエッジに続いて最も近いエッジを有してい
    るのかを決定し。更に、前記第１の数を示すと共にどのタイミング信号が前記開
    始信号のエッジに続いて最も近いエッジを有するのかを示す第１の出力データを
    生成する開始時間測定ユニット（ＴＭＵ）（１２）を具備する装置。
  2. 【請求項２】 更に、前記アーミング信号と前記停止信号と前記各タイミン
    グ信号を受信して、前記アーミング信号エッジの前記エッジと前記停止信号の前
    記エッジの間に生じた前記タイミング信号のうちの前記１つのものの第２のエッ
    ジ数をカウントし、前記タイミング信号のうちのいずれが前記停止信号のエッジ
    に続いて最も近い前記エッジを有していたのかを決定し。更に、前記第２の数を
    示すと共にどのタイミング信号が前記停止信号のエッジに続いて最も近い前記を
    有していたのかを示す第２の出力データを生成する停止ＴＭＵ（１４）を具備す
    ることを特徴とする請求項１に記載の装置。
  3. 【請求項３】 更に、前記第１と第２の出力データを受信して、それに応じ
    て、前記開始信号の前記エッジと前記停止信号の前記エッジの間の前記時間間隔
    を表す間隔データを発生する手段（１６）を具備することを特徴とする請求項２
    に記載の装置。
  4. 【請求項４】 第１の出力データが、前記アーミング信号のエッジと前記開
    始信号のエッジの間の第１の間隔を表し、 第２の出力データが、前記アーミング信号のエッジと前記停止信号のエッジの
    間の第２の間隔を表し、更に、 前記間隔データが前記第２の間隔と前記第２の間隔の間の時間差を表している
    ことを特徴とする請求項３に記載の装置。
  5. 【請求項５】 前記タイミング信号発生手段が、 直列に接続された複数のゲートであって、前記クロック信号が前記遅延線の第
    １のゲートに加えられ、それぞれの連続するゲートが先行するゲートの出力を遅
    延して、前記ゲートのすべてに共通に加えられた制御信号の大きさによって制御
    された遅延を有して前記タイミング信号のうちの１つのものを生成し、前記遅延
    線の最後のゲートが周期的な基準信号を発生するものからなる遅延線と、 前記クロック信号と前記周期的基準信号を受信して、前記制御信号の大きさを
    調節することによって前記ゲートの切り替え速度を調節して、前記周期的基準信
    号が前記クロック信号に位相同期するようにする位相同期コントローラとからな
    ることを特徴とする請求項１に記載の装置。
  6. 【請求項６】 前記タイミング信号発生手段が、 前記タイミング信号を発生するためのリング発振器であって、前記クロック信
    号の位相に対してそれぞれのタイミング信号の位相が前記リング発振器への入力
    として提供される制御信号の大きさによって制御されるものと、 前記クロック信号と前記リング発振器によって発生される前記タイミング信号
    のうちの１つのものを受信して、前記制御信号の前記大きさを調節して前記タイ
    ミング信号のうちの前記１つのものが前記クロック信号に位相同期するようにす
    る位相同期コントローラとからなることを特徴とする請求項１に記載の装置。
  7. 【請求項７】 前記開始ＴＭＵが、 第１の複数の論理手段（２０）であって、それぞれが前記タイミング信号の個
    々の信号によってクロックされて、それぞれがそこに入力されるイネーブル信号
    がアサートされたときにイネーブルとなり、それぞれが前記開始信号を受信し、
    更に、それぞれがイネーブルである間にクロックされたときに前記開始信号の現
    状のステートを示す出力データビットを生成するものと、 前記アーミング信号の前記エッジの発生の後で前記第１の複数の論理手段のそ
    れぞれへ入力されるイネーブル信号をアサートし、更に、前記開始信号の前記エ
    ッジの発生の後で前記第１の複数の論理手段のそれぞれへ入力されるイネーブル
    信号をデアサートする第１の手段（３６／３８）と、 前記アーミング信号エッジの前記エッジと前記開始信号の前記エッジの間に生
    じた前記タイミング信号のうちの前記１つものの前記第１のエッジ数をカウント
    するための第１のカウンタ（６２）を具備しており、 前記停止ＴＭＵが、 第２の複数の論理手段であって、それぞれが前記タイミング信号の個々の信号
    によってクロックされて、それぞれがそこに入力されるイネーブル信号がアサー
    トされたときにイネーブルとなり、それぞれが前記停止信号を受信し、更に、そ
    れぞれがイネーブルである間にクロックされたときの前記停止信号の現状のステ
    ートを示す出力データビットを生成するものと、 前記アーミング信号の前記エッジの発生の後で前記第２の複数の論理手段のそ
    れぞれへ入力されるイネーブル信号をアサートし、更に、前記停止信号の前記エ
    ッジの発生の後で前記第２の複数の論理手段のそれぞれへ入力されるイネーブル
    信号をデアサートする第２の手段と、 前記アーミング信号エッジの前記エッジと前記停止信号の前記エッジの間に生
    じた前記タイミング信号のうちの前記１つものの前記第２のエッジの数をカウン
    トするための第２のカウンタを具備していることを特徴とする請求項２に記載の
    装置。
  8. 【請求項８】 前記複数の第１の論理手段と前記複数の第２の論理手段の各
    論理手段がフリップフロップであることを特徴とする請求項７に記載の装置。
  9. 【請求項９】 前記タイミング信号が第１のグループのタイミング信号（Ｔ
    ０−Ｔ１５）と第２のグループのタイミング信号（Ｔ１６−Ｔ３１）で構成され
    、 前記開始ＴＭＵが、 第１の複数の論理手段（２０（１）−２０（１５））であって、それぞれの第
    １の論理手段が前記第１のグループのタイミング信号の個々の信号によってクロ
    ックされ、そこに入力される第１のイネーブル信号（ＥＮ＿Ａ）がアサートされ
    たときにイネーブルとなり、前記開始信号を受信し、更に、イネーブルである間
    にクロックされたときの前記開始信号の現状のステートを示す出力データビット
    を生成するものと、 第２の複数の論理手段（２０（１６−２０（３１））であって、それぞれの第
    ２の論理手段が前記第２のグループのタイミング信号の個々の信号によってクロ
    ックされ、それぞれがそこに入力される第２のイネーブル信号（ＥＮ＿Ｂ）がア
    サートされたときにイネーブルとなり、前記開始信号を受信し、更に、イネーブ
    ルである間にクロックされたときの前記開始信号の現状のステートを示す出力デ
    ータビットを生成するものと、 前記アーミング信号の前記エッジの後に生じる前記第２のグループのタイミン
    グ信号のうちの１つのもののエッジに応じて前記第１のバンクの論理手段へ入力
    される前記第１のイネーブル信号をアサートし、更に、前記開始信号の前記エッ
    ジの後に生じる前記第２のグループのタイミング信号のうちの１つのもののエッ
    ジに応じて前記第１のイネーブル信号をデアサートする第１のイネーブリング手
    段（３６、４０）と、 前記アーミング信号の前記エッジの後に生じる前記第１のグループのタイミン
    グ信号のうちの１つもののエッジに応じて前記第２のバンクの論理手段へ入力さ
    れる前記第２のイネーブル信号入力をアサートし、更に、前記開始信号の前記エ
    ッジの後に生じる前記第１のグループのタイミング信号のうちの１つのもののエ
    ッジに応じて前記第２のバンクの論理手段へ入力される前記第２のイネーブル信
    号をデアサートする第２のイネーブリング手段（３８、４２）を具備しているこ
    とを特徴とする請求項２に記載の装置。
  10. 【請求項１０】 入力として供給されるアーミング信号のエッジに応じて開
    始信号のエッジと停止信号のエッジの間の時間間隔を測定する装置であって、 周期的なクロック信号を発生する手段（１７）と、 前記クロック信号に応じて複数の第１のタイミング信号と複数の第２のタイミ
    ング信号を発生するタイミング信号発生手段（１８）であって、前記第１と第２
    のタイミング信号が周期的あり且つ前記クロックに周波数同期され、前記第１と
    第２のタイミング信号のそれぞれが固有の位相を有しているものと、 第１のバンクの論理手段（３０（０）−３０（１５））であって、それぞれが
    前記第１のタイミング信号の個々の信号によってクロックされ、それぞれがそこ
    に入力される第１のイネーブル信号（ＥＮ＿Ａ）がアサートされたときにイネー
    ブルとなり、それぞれが前記開始信号を受信し、更に、イネーブルである間にク
    ロックされたときに前記開始信号の現状のステートを示す第１のビットを生成し
    、前記第１のバンクの論理手段によって生成されるそれぞれの第１のビットが第
    １のデータフィールドを構成するものと、 第２のバンクの論理手段（３０（１６）−３０（３１））であって、それぞれ
    が前記第２のタイミング信号の個々の信号によってクロックされ、それぞれがそ
    こに入力される第２のイネーブル信号（ＥＮ＿Ｂ）がアサートされたときにイネ
    ーブルとなり、それぞれが前記開始信号を受信し、更に、イネーブルである間に
    クロックされたときに前記開始信号の現状のステートを示す第２のビットを生成
    し、前記第２のバンクの論理手段によって生成されるそれぞれの第２のビットが
    第２のデータフィールドを構成するものと、 第３のバンクの論理手段であって、それぞれが前記第１のタイミング信号の個
    々の信号によってクロックされ、それぞれがそこに入力される第３のイネーブル
    信号がアサートされたときにイネーブルとなり、それぞれが前記停止信号を受信
    し、更に、イネーブルである間にクロックされたときに前記停止信号の現状のス
    テートを示す第３のビットを生成し、前記第３のバンクの論理手段によって生成
    されるそれぞれの第３のビットが第３のデータフィールドを構成するものと、 第４のバンクの論理手段であって、それぞれが前記第２のタイミング信号の個
    々の信号によってクロックされ、それぞれがそこに入力される第４のイネーブル
    信号がアサートされたときにイネーブルとなり、それぞれが前記停止信号を受信
    し、更に、イネーブルである間にクロックされたときに前記停止信号の現状のス
    テートを示す第４のビットを生成するものと、 前記アーミング信号と前記第２のタイミング信号のうちの１つのものと前記第
    １のバンクの論理手段によって生成された第１のビットを受信し、前記アーミン
    グ信号の前記エッジの後に受信した前記第２のタイミング信号のうちの前記１つ
    のもののエッジに応じて前記第１のイネーブル信号をアサートし、更に、前記第
    １のビットのいずれか１つのステートの変更に続いて前記第２のタイミング信号
    のうちの前記１つのもののエッジに応じて前記第１のイネーブル信号をデアサー
    トする第１のイネーブリング手段と、 前記アーミング信号と前記第１のタイミング信号のうちの１つと前記第２のバ
    ンクの論理手段によって生成された第２のビットを受信し、前記アーミング信号
    の前記エッジの後に受信した前記第１のタイミング信号のうちの前記１つのもの
    のエッジに応じて前記第２のイネーブル信号をアサートし、更に、前記第２のビ
    ットのいずれか１つのステートの変更に続いて前記第１のタイミング信号のうち
    の前記１つのもののエッジに応じて前記第２のイネーブル信号をデアサートする
    第２のイネーブリング手段と、 前記アーミング信号と前記第２のタイミング信号のうちの前記１つのものと前
    記第３のバンクの論理手段によって生成された第３のビットと前記第１のイネー
    ブル信号を受信し、前記アーミング信号の前記エッジの後に受信した前記第２の
    タイミング信号のうちの前記１つのもののエッジに応じて前記第３のイネーブル
    信号をアサートし、更に、前記第３のビットのいずれか１つのステートの変更に
    続いて前記第２のタイミング信号のうちの前記１つのもののエッジに応じて前記
    第１のイネーブル信号をデアサートした後で前記第３のイネーブル信号をデアサ
    ートする第３のイネーブリング手段と、 前記アーミング信号と前記第１のタイミング信号のうちの１つと前記第２のバ
    ンクの論理手段によって生成された第２のビットと前記第２のイネーブル信号を
    受信し、前記アーミング信号の前記エッジの後に受信した前記第１のタイミング
    信号のうちの前記１つのもののエッジに応じて前記第４のイネーブル信号をアサ
    ートし、更に、前記第４のビットのいずれか１つのステートの変更に続いて前記
    第１のタイミング信号のうちの前記１つのもののエッジに応じて前記第２のイネ
    ーブル信号がデアサートされた後で前記第４のイネーブル信号をデアサートする
    第４のイネーブリング手段を具備する装置。
  11. 【請求項１１】 更に、前記アーミング信号のエッジと前記第２のイネーブ
    ル信号のデアサートの間に生じた前記第１と第２のタイミング信号のうちの１方
    の第１のエッジ数をカウントして、前記第１の数を示す第１の出力カウントデー
    タを生成する手段と、 前記アーミング信号のエッジと前記第４のイネーブル信号のデアサートの間に
    生じた前記第１と第２のタイミング信号のうちの前記１方の第２のエッジ数をカ
    ウントして、前記第２の数を示す第２の出力カウントデータを生成する手段を具
    備することを特徴とする請求項１０に記載の装置。
  12. 【請求項１２】 更に、前記第１、第２、第３並びに第４のバンクの論理手
    段によって生成された第１、第２、第３並びに第４のデータビットと前記第１と
    第２のカウントデータを処理して、前記開始信号の前記エッジと前記停止信号の
    前記エッジの間の間隔を表す出力間隔データを生成する手段を具備することを特
    徴とする請求項１１に記載の装置。
  13. 【請求項１３】 前記タイミング信号発生手段が、 直列に接続されて第１の遅延線を形成する複数の第１のゲートであって、前記
    クロック信号が入力として前記第１の遅延線に加えられ、それぞれの第１のゲー
    トが前記第１のタイミング信号の個々の信号を発生するものと、 直列に接続されて第２の遅延線を形成する複数の第２のゲートであって、前記
    第１の遅延線の最後の第１のゲートによって発生された第１のタイミング信号が
    入力として前記第２の遅延線の最初の第２のゲートに加えられ、それぞれの第２
    のゲートが前記第１のタイミング信号の個々の信号を発生するものと、 前記クロック信号と前記第２の遅延線によって発生された出力信号を受信して
    各ゲートの切り替え速度を調節し、前記出力信号が前記クロック信号と位相同期
    されるようにする位相同期コントローラを具備することを特徴とする請求項１０
    に記載の装置。
  14. 【請求項１４】 前記タイミング信号発生手段が、 前記第１と第２のタイミング信号を生成するリング発振器であって、前記クロ
    ック信号の位相に対するそれぞれの第１と第２のタイミング信号の位相が前記リ
    ング発振器の入力として提供された制御信号の大きさによって制御されるものと
    、 前記クロック信号と前記リング発振器によって発生された前記第１と第２のタ
    イミング信号のうちの１方を受信して前記制御信号の前記大きさを調節し、前記
    第１と第２のタイミング信号のうちの前記一方のものが前記クロック信号と位相
    同期されるようにする位相同期コントローラを具備することを特徴とする請求項
    １０に記載の装置。
JP2001533618A 1999-10-26 2000-10-12 信号エッジ間の間隔を測定するための装置 Pending JP2003513249A (ja)

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