KR20020039350A

KR20020039350A - 신호 에지 사이의 간격을 측정하는 장치

Info

Publication number: KR20020039350A
Application number: KR1020027003753A
Authority: KR
Inventors: 쿠글린필립티.
Original assignee: 오쿠모토 리차드; 크레던스 시스템스 코포레이션
Priority date: 1999-10-26
Filing date: 2000-10-12
Publication date: 2002-05-25
Also published as: EP1243069A4; KR100704349B1; JP2003513249A; WO2001031775A1; EP1243069A1; TWI223497B; US6246737B1

Abstract

시작 신호 에지와 중지 신호 에지 사이의 시간 간격을 측정하는 장치는 논리 게이트 지연선(21)에 안정적인 클록(17)을 제공한다. 위상 동기 제어기(22)는 모든 게이트의 스위칭 속도를 제어한다. 게이트 출력 신호 및 클록 신호는 시작 시간 측정 장치(TMU, timing measurement unit)(12)와, 그와 유사한 중지 TMU(14)에 제공되는 위상 분포 클록 신호 세트를 형성한다. 시작 TMU(12)는 기준 신호(arming signal)와 시작 신호 사이에 발생하는 한 클록 위상의 에지를 계수하며, 클록 신호 주기를 전체 및 분수로 시간 지연 데이터를 출력하고, 시작 신호 이 후의 위상을 식별한다. 중지 TMU(14)는 기준 신호와 중지 신호를 가지고 동일하게 수행한다. 원하는 간격은 TMU 지연 데이터 사이의 차이이다.

Description

신호 에지 사이의 간격을 측정하는 장치 {APPARATUS FOR MEASURING INTERVALS BETWEEN SIGNAL EDGES}

두 신호 에지 사이의 시간 간격을 측정하는 공지의 한 시스템은 안정적이고 예측 가능한 주파수를 갖는 클록 신호를 발생시키는 크리스탈 오실레이터(crystal oscillator)와 클록 신호의 펄스를 계수하여 그 계수값을 나타내는 출력 데이터를 발생하는 계수기를 사용한다. "시작(START)" 신호 에지는 클록 신호를 계수기에 연결시켜 클록 신호 펄스를 계수를 시작하도록 한다. 이 후의 "중지(STOP)" 신호 에지는 클록 신호를 계수기와 연결 해제하여 클록 신호 펄스의 계수를 중지하도록 한다. 마지막 계수값에 클록 신호의 주기를 곱하면 시작과 중지 신호 에지의 시간 간격이다. 시작과 중지 신호 에지가 클록 신호 펄스에 동기되지 않을 경우, 크리스탈 오실레이터의 클록 신호 출력의 주기만큼 간격 측정에 있어서 오차가 발생할 수 있다. 따라서, 크리스탈 오실레이터의 주기보다 작은 값으로 측정 오차를 줄이려고 한다면, 시간 간격을 측정하기 위한 소정의 다른 수단이 필요하다.

야나자키(Yanazaki)에게 1998년 12월 8일 허여된 미국특허 제5,847,590호와 호시노(Hoshino) 등에게 1994년 2월 22일 허여된 미국 특허 제5,289,135호는 링 오실레이터(ring oscillator)를 이용하여 동일한 주기(P)를 갖지만 위상이 골고루 분산되는 N 클록 신호를 생성하여 클록 신호 주기를 N 개의 동일한 세그멘트로 분할하는 간격 측정 장치를 기재한다. 링 오실레이터는 루프 내에서 이전 게이트에서 다음 게이트로 도달하는 펄스를 통과시키는 각각의 게이틀 갖는 루프에 연결되는 한 세트의 인버팅 논리 게이트(inverting logic gate)로 구성된다. 루프가 폐쇄되었을 때, 신호 에지는 루프를 순환하면서 각각의 연속적인 게이트의 출력에서 신호 상태를 변화시킨다. N 클록 신호는 루프를 형성하는 게이트의 출력에서 추출된다. 각각의 클록 신호는 신호 에지가 루프를 순환하는 주파수 그리고 클록 신호를 발생시키는 게이트의 루프 내의 위치에 의존하는 위상을 가지면서 진동한다(oscillate). 한 클록 신호에서 다음 클록 신호로의 위상 천이(phase shift)는 이를 발생시키는 게이트의 스위칭 속도와 동일하다. 모든 게이트가 동일한 스위칭 속도를 가지는 경우, 클록 신호 위상은 균일하게 분포된다.

상기 시스템에서, 시작 신호 펄스는 루프를 폐쇄하여 펄스가 게이트를 통하여 순환하기 시작하도록 하고 N 출력 클록 신호의 발생을 트리거(trigger)하도록 한다. 이어, 계수기는 STOP 신호가 계수를 중단시킬 때까지 N 클록 신호 중 하나의 사이클을 계수한다. 그 지점에서, 계수기 출력 데이터는 시작과 STOP 신호 에지 사이에 지나간 클록 신호 사이클의 전체 수를 표시한다. 오실레이터의 N 출력클록 신호의 상태는 계수기 출력으로 나타내는 클록 신호의 전체 수에 가산될 수 있는 클록 신호의 일부를 나타내는 N 비트 데이터 워드(N-bit data word)를 형성하여 START 신호와 STOP 신호 에지 사이의 간격을 결정한다.

클록 신호의 주기가 안정적이고 예측 가능하다고 가정하면, 이 시스템은 두 신호 에지 사이의 시간 간격을 링 오실레이터의 클록 신호의 주기의 약 1/N 내에서 측정할 수 있다. 하지만, 자유 구동 링 오실레이터의 클록 신호 주기는 진동을 형성하는 각 게이트의 스위칭 속도에 의존하고, 게다가 스위칭 속도는 안정하지도 예측 가능하지도 않다. 논리 게이트의 스위칭 속도는 부분적으로 이를 형성하는 반도체 재료의 속도에 의존하므로, 그 반도체 재료에서 일어나는 자연적인 과정의 변화는 게이트의 속도를 정확하게 예측하지 못하게 한다. 논리 게이트의 스위칭 속도는 또한 온도 및 예측 불가능하게 변할 수 있는 전원 레벨을 포함하는 동작 환경에 의하여 영향을 받는다. 따라서, 상기 시스템은 START와 STOP 신호 에지 사이의 시간 간격을 측정할 수 있는 정확성은, 오실레이터를 형성하는 게이트의 스위칭 속도에 영향을 미치는 예측 불가능한 과정 및 환경으로 인해 링 오실레이터의 출력 신호의 주기에서의 예측 불가성에 의해 역으로 영향을 받는다.

안정적이고 예측 가능한 클록 신호를 기준 신호로 이용하여 두 신호 에지 사이의 시간 간격을 측정하는 장치가 필요하며, 이는 클록 신호의 주기보다 훨씬 작은 오차로 시간 간격을 측정할 수 있다.

본 발명은 일반적으로 두 신호 에지 사이에의 시간 간격을 측정하는 장치에 관한 것으로서, 특히 타이밍 기준으로서 지연 동기 루프 지연선(delay-locked loop delay line)의 클록 신호를 이용하는 장치에 관한 것이다.

도 1은 두 입력 신호 펄스 에지 사이의 시간 간격을 나타내는 출력 데이터를 발생시키는 본 발명에 따른 시간 간격 측정 장치를 도시한 블록도이다.

도 2는 도 1의 시간 측정 장치 중 하나를 보다 상세하게 도시한 블록도이다.

도 3은 도 1의 시간 간격 측정 장치의 다양한 신호의 특성을 도시한 타이밍도이다.

도 4는 도 1의 시간 간격 측정 장치에 의하여 사용될 수 있는 신호 발생기의 다른 실시예를 도시한 블록도이다.

본 발명의 일 양상에 따르면, START 신호와 STOP 신호 에지 사이의 시간 간격을 측정하는 장치는 안정적이고 예측 가능하며 온도 또는 과정 변화에 영향을 받지 않는 클록 신호를 발생시키는 크리스탈 오실레이터를 사용한다. 클록 신호는 각각의 연속적인 게이트가 모든 게이트에 공통적으로 공급되는 제어 신호 전압(CONTROL)에 의해 결정되는 지연을 갖는 클록 신호를 지연시키면서, 일련의 N 개의 유사 게이트로 형성되는 지연선에 입력을 제공한다. CONTROL 신호 전압은 게이트의 스위칭 속도에 영향을 미칠 수 있는 전원 전압 또는 바이어스 전압일 수 있다. 각 게이트의 클록 신호 및 출력 신호는 타이밍 기준으로 사용되는 한 세트의 타이밍 신호(T0-TN)를 형성하여 START 신호 에지와 STOP 신호 에지 사이의 시간 간격을 측정한다.

본 발명의 다른 양상에 따르면, 지연선의 다른 게이트와 유사한 부가 게이트는 지연선의 마지막 게이트의 출력 신호(TN)를 지연시켜 기준 신호를 제공한다. 위상 동기 제어기(phase lock controller)는 기준 신호의 위상과 지연선의 클록 신호 입력을 비교하고, 기준 신호가 클록 신호가 위상이 동기가 되도록 모든 게이트의 스위칭 속도를 제어하는 CONTROL 신호를 조절한다. 이로 인해, 온도 및 과정 변화에 불구하고 게이트의 스위칭 속도는 단일하고, 안정적이며 예측 가능하게 되어 각 타이밍 신호(TO-TN)의 주기 및 위상이 안정적이고 예측 가능하게 된다.

본 발명의 다른 양상에 따르면, 장치는 "시작" 시간 측정 장치(TMU, timing measurement unit) 및 유사한 "중지" TMU를 포함한다. 시작 TMU는 기준 신호(ARMING) 에지 및 STOP 신호 에지 사이에 발생하는 타이밍 신호(T0-TN) 중 하나의 에지들의 숫자를 계수하고, 그 계수를 반영하는 출력 데이터를 발생시킨다.시작 TMU는 타이밍 신호 발생기가 발생하는 모든 타이밍 신호(T0-TN)의 상태를 모니터하고, 그 출력 데이터는 N+1 타이밍 신호 중에서 어느 것이 후속 START 신호 에지에 가장 가까운 에지를 갖는지를 표시한다. 따라서, 시작 TMU의 출력 데이터(START_DELAY)는 전체로서 ARMING 신호와 START 신호 에지 사이에 측정된 시간 지연과 클록 신호 주기의 분수(fractional number)를 나타낸다. 유사하게, 중지 TMU는 ARMING 신호 에지와 STOP 신호 에지 사이에 발생하는 동일한 타이밍 신호의 에지들의 수를 표시하며, 타이밍 신호(T0-TN) 중에서 후속 STOP 신호 에지에 가장 가까운 에지를 갖는 것이 어느 것인지를 나타낸다. 따라서, 중지 TMU의 출력 데이터(STOP_DELAY)는 전체로서 ARMING 신호와 STOP 신호 에지 사이에 측정된 시간 지연과 클록 신호 주기의 분수를 나타낸다.

본 발명의 또 다른 양상에 따르면, 장치는 출력 데이터(START_DELAY, STOP_DELAY)의 결합을 해독하여 START와 STOP 신호 에지 사이의 간격을 나타내는 출력 데이터(INTERVAL)를 생성하는 디코더(decoder)를 포함한다. INTERVAL 데이터는 START_DELAY 데이터가 나타내는 STRAT 신호 에지 시간 지연과 STOP_DELAY 데이터가 나타내는 STOP 신호 에지 시간 지연 사이의 시간차를 나타낸다.

시작 지연과 중지 지연은, 각 TMU의 계수기를 트리거하는 타이밍 신호의 에지에 비하여 ARMING 신호의 타이밍이 예측 불가능하고 한 개의 전체 클록 사이클 만큼 변할 수 있기 때문에, 클록 신호의 한 개 사이클만큼 클 수 있는 내재적인 부정확성을 갖는다. 하지만, 2개의 TMU로 수행한 시작 지연 측정 및 중지 지연 측정에서의 결과 오차는 동일하므로, 중지 지연에서 시작 지연을 감산하여 START와STOP 신호 에지 사이의 간격을 결정하면 오차는 무시될 수 있다. 따라서, 장치로 측정한 간격은 클록 신호 주기의 1/N 내에서 정확하며, 측정은 과정 또는 환경적 변화에 실질적으로 영향을 받지 않는다.

따라서, 본 발명의 목적은 안정적이고 예측 가능한 클록 신호를 기준 신호로 사용하여 두 신호 에지 사이의 시간 간격을 측정하며, 클록 신호의 주기보다 훨씬 작은 오차를 갖는 시간 간격을 측정할 수 있는 장치를 제공하는 것이다.

본 명세서의 결론부는 본 발명의 주제부를 특히 지적하고 차별적으로 청구한다. 하지만, 당업자는 유사한 참조 문자는 유사한 요소를 나타내는 첨부 도면을 보고 명세서의 나머지 부분을 읽음으로써, 추가적인 이점과 목적과 더불어 본 발명의 구성 및 동작 방법을 가장 잘 이해할 것이다.

도 1은 두 신호 펄스 에지(START, STOP) 사이의 시간 간격을 나타내는 출력데이터(INTERVAL)를 발생시키는 본 발명에 따른 시간 간격 측정 장치를 도시한다. 장치(10)는 기준 신호(ARMING)의 상승 에지(leading edge)와 START 신호 에지 사이의 지연을 측정하여 그 지연을 나타내는 출력 데이터(START_DELAY)를 생성하는 시작 TMU(12)를 포함한다. 유사하게, 중지 TMU(14)는 ARMING 신호 에지와 STOP 신호 에지 사이의 지연을 측정하여 그 지연을 나타내는 출력 데이터(STOP_DELAY)를 발생시킨다. 이하에서 설명하는 바와 같이, 시작 및 중지 TMU(12, 14) 모두는 측정된 지연을 저평가(undervalue)하지만, 동일한 양만큼 그렇게 한다. 따라서, STOP_DELAY 데이터가 표시하는 STOP 신호 지연으로부터 START_DELAY 데이터가 표시하는 START 신호 지연을 감산하면, 서로의 오차를 무시할 수 있고 그 결과는 START와 STOP 신호 에지 사이의 간격을 정확히 반영함을 알 수 있다. 장치(10)는 START_DELAY 데이터와 STOP_DELAY 데이터의 조합을 해독하여 "감산"을 수행함으로써 그 시간 간격을 나타내는 출력 INTERVAL 데이터를 생성한다.

타이밍 신호 발생기

START_DELAY 및 STOP_DELAY 데이터는 기준 오실레이터의 주기 클록 신호(CLOCK)의 사이클을 총합 및 분수(예를 들어, 0, 1/32, 2/32....31/32)로서 지연을 나타낸다. 지연 동기 루프 타이밍 신호 발생기(18)는 32개 한 세트의 입력 타이밍 신호(T0-T31)를 생성하여 펄스 에지 사이의 간격을 측정할 때 타이밍 기준으로서 사용되는 시작 및 중지 TMU(12, 14)에 공급한다. 각 타이밍 신호(T0-T31)는 클록 신호와 동일한 주파수를 갖지만 그 에지들은 클록 신호의 한 사이클의 1/32만큼 떨어져 있도록 위상이 균일하게 분포되어 있어, 클록 신호의 주기를 32개의 개별 시간 슬롯(separate time slot)으로 균일하게 분리한다.

종래의 타이밍 신호 발생기(18)는 직렬로 연결된 32개의 동일한 게이트[20(1)-20(32)] 세트를 포함하여 지연선(21)을 형성한다. T0 신호로서 또한 동작하는 클록 신호는 지연선(21)의 제1 게이트[20(1)]를 구동시킨다. 게이트[20(1)]는 클록 신호 주기의 1/32만큼 클록 신호(T0)를 지연시켜 타이밍 신호(T1)를 발생시킨다. 제2 게이트[20(2)]는 클록 신호 주기의 1/32만큼 클록 신호(T1)를 지연시켜 타이밍 신호(T2)를 발생시킨다. 유사하게 모든 게이트[20(3)-20(32)]는 클록 신호 사이클의 1/32만큼 이전 게이트의 타이밍 신호 출력을 지연시켜 타이밍 신호(T3-T32)를 발생시킨다.

종래의 위상 동기 제어기(22)는 제어 신호(CONTROL) 입력을 각 게이트(20)로 공급한다. CONTROL 신호 전압은 각 게이트에 대한 전원 또는 바이어스 전압 입력일 수 있으며, 게이트의 스위칭 속도를 제어함으로써 게이트의 지연을 제어한다. 동기 제어기(22)는 제1 게이트[20(1)]의 입력에 도달하였을 때의 클록 신호의 위상과 최종 게이트[20(32)]의 출력 신호(T32)의 위상을 비교한다. T32 신호가 클록 신호보다 진상인 경우, 게이트(20)에 인가되는 CONTROL 전압을 변화시켜 그 스위칭 속도를 감소시켜 클록과 T32 사이의 지연을 증가시킨다. T32 신호가 클록 신호보다 지상인 경우, 위상 동기 제어기(22)는 게이트(20) 상의 CONTROL 신호 전압을 조절하여 스위칭 속도를 증가시켜 클록 및 T32 사이의 지연을 감소시킨다. 피드백 루프(feedback loop)는 모든 타이밍 신호(T0-T31)가 클록 신호와 동일한 주파수를 가지면서, 타이밍 신호(T0-T31)의 에지들이 클록 신호의 주기를 개별 시간 슬롯으로 균일하게 분리한 에지들과 위상이 일치하여 점차적으로 시프트(shift)되도록 클록 신호와 위상이 일치되게 T32 신호를 유지한다.

이하에서 설명하는 바와 같이, 시작 TMU(12)와 중지 TMU(14)는 간격을 측정할 때 타이밍 기준으로 T0-T31 신호를 사용하고, 따라서 클록 신호 주기의 1/32의 해상도를 갖는 START와 STOP 신호 에지 지연을 측정할 수 있다.

입출력 신호의 시간 측정 장치

시작 및 중지 TMU(12, 14)는 서로 연결되는 방식으로 인해 특성이 약간 상이하지만 동일한 회로이다. TMU 장치(12, 14) 모두는 표 1에 나열한 입출력 단자를 갖는다.

표 1

TIMING

각 TMU(12, 14)의 32개 타이밍 입력 단자는 타이밍 신호(T0-T31)를 수신한다.

IN

TMU(12)의 IN 입력은 START 신호 에지를 반송하는 신호를 수신하는 반면 TMU(14)의 IN 입력은 STOP 신호 에지를 반송하는 신호를 수신한다. START와 STOP 신호 에지는 동일한 신호 또는 상이한 신호로 나타날 수 있다.

POL

시작 TMU(12)의 POL 입력에 인가되는 START_POL 신호의 상태(하이 또는 로우)는 START 신호 에지가 상승 에지(leading edge)인지 하강 에지(trailing edge)인지를 나타낸다. 유사하게, 중지 TMU(14)의 POL 입력에 인가되는 STOP_POL 신호의 상태는 STOP 신호 에지가 상승 에지인지 하강 에지인지를 나타낸다.

ARM

ARM 입력 TMU(12, 14)는 ARMING 신호를 수신한다.

INT_EN, INT_A, INT_B, EN_A, EN_B

TMU(12)의 INT_EN 입력은 로우로 설정되어(논리 "0") TMU(12)가 시작 TMU로 동작하는 것을 나타내는 반면, 중지 TMU(14)의 INT_EN 입력은 하이로 설정되어(논리 "1") TMU(14)가 중지 TMU로 동작하는 것을 나타낸다. START 및 STOP 신호를 반송하는 신호가 주기적인 경우, 시작 TMU(12)는 ARMING 신호 펄스에 이은 제1 입력 신호를 START 신호 에지로 선택한다. 하지만, 시작 TMU(12)는 중지 TMU(14)가STOP 신호 에지를 그 입력 신호의 에지로 선택하기 전에 START 신호 에지를 선택한다. 따라서, ARMING 신호를 검출한 후, 중지 TMU(14)는 시작 TMU(14)가 입력 신호들 중 하나를 START 신호 에지로 수용하도록 중지 TMU(14)에 신호를 보낼 때까지 입력 신호 에지를 STOP 신호 에지로서 수용하는 것을 억제한다.

TMU(12, 14)는 동일한 회로이므로, 각 TMU는 시작 TMU 또는 중지 TMU로 동작하는지를 나타내는 신호를 수신하기 위한 입력 단자 INT_EN을 포함한다. INT_EN 입력을 로우(논리 "0")로 설정한 경우, 시작 TMU(12)는 ARMING 신호 에지 후에 발생하는 적절한 극성의 제1 입력 신호 에지를 START 신호 에지로 취급한다. 그 후, ARMING 신호 펄스를 검출하고 입력 신호 에지 중 하나를 START 신호 에지로 수용한 후, 시작 TMU(12)는 한 쌍의 출력 인에이블 신호(EN_A, EN_B) 중 하나를 하이로 구동시킨다. 이 신호들은 중지 TMU(14)의 입력(INT_A, INT_B)을 상호 동기시킨다.

INT_EN 입력을 하이(논리 "1")로 구동시킴으로써, 중지 TMU(14)는 시작 TMU(12)가 중지 TMU(14)의 INT_A 또는 INT_B 중 하나를 하이로 구동시킬 때까지 ARMING 신호 에지 이 후의 모든 입력 신호 에지를 무시한다. 이어, 시작 TMU(14)는 적절한 극성의 다음 도달 입력 신호 에지를 STOP 신호 에지로 수용한다.

DONE

각 TMU(12, 14)는 DONE 출력을 하이로 구동시켜 측정을 완료하고 그 출력 데이터(START_DELAY 또는 STOP_DELAY)가 유효한지를 나타낸다. 도 1에서, 디코더(16)에 대한 유효 신호(VALID) 입력으로 인가되어 START_DELAY 및 STOP_DELAY 데이터를 언제 해독할 것인지를 나타내어 장치의 간격데이터(INTERVAL) 출력을 생성한다.

CNT, A, B, FA

TMU(12, 14)의 CNT, A, B, FA 출력 단자는 TMU 출력 데이터의 4개의 개별 필드, START_DELAY 또는 STOP_DELAY를 반송한다. TMU(12, 14)는 클록 신호 사이클의 전체 및 분수(1/32로)로서 ARMING 신호 에지 및 START 또는 STOP 신호 에지 사이의 간격을 나타낸다. 32 비트 CNT 필드는 간격의 전체 수 할당을 나타낸다. 한 쌍의 16 비트 필드 A 및 B와 단일 비트 필드 FA는 간격을 분수 부분으로 나타내는 코드를 형성한다. 아래의 표 2는 A, B 및 FA 필드로 형성되는 32 비트 코드가 나타내는 분수값을 나열한다.

표 2

예를 들면, ARMING 펄스 에지와 START 신호 에지 사이의 간격이 클록 신호 주기의 19/32 내지 30/32 배인 경우, TMU(12, 14)가 생성하는 출력 데이터의 여러 필드는 다음과 같다.

CNT: 0000000000010011 (십진수 19)

A: 1111111111111111

B: 0000000000000011

FA: 0

편의적으로 CNT 필드값은 상기한 십진수 형태로 나타내었지만 CNT는 실제로 2진수 암호화 형태로 나타난다.

시간 측정 장치(Time Measurement Unit)

도 2는 도 1의 TMU 중 하나를 보다 상세하게 도시한 블록도이다. 각 TMU는 뱅크(bank) A와 뱅크 B의 2개 뱅크의 플립플롭을 포함한다. 뱅크 A는 타이밍 신호에 의해 각각 클록되는 16개의 D형 플립플롭[30(0)-30(15)]을 포함하는 반면, 뱅크 B는 타이밍 신호에 의해 각각 클록되는 16개의 D형 플립플롭[30(16)-30(31)]을 포함한다. ARMING 신호 에지는 모든 플립플롭[30(0)-30(31)] 및 계수기(62)를 재설정한다. XOR 게이트(32)는 TMU의 입력 신호(START 또는 STOP)와 IN 및 POL 단자에 도달하는 극성 입력 신호를 배타 논리합하여 모든 플립플롭[30(0)-30(31)]의 D 입력을 구동시키는 신호(34)를 생성한다. 위상 A 인에이블 회로(36)에 의해 생성되는 EN_A TMU 출력 신호는 뱅크 A 플립플롭[30(0)-30(15)]의 인에이블(EN) 입력을 구동시키는 반면, 위상 B 인에이블 회로(38)에 의해 생성되는 EN_B TMU 출력 신호는 뱅크 B 플립플롭[30(16)-30(31)]의 인에이블 입력을 구동시킨다.

ARMING 신호 펄스 에지는 플립플롭[30(0)-30(31)]을 재설정하는 것 이외에, ARMING 신호 에지 이 후의 제1 T24 신호 에지 상에 EN_A 출력을 어서팅(asserting)하도록 지시하여 모든 뱅크 A 플립플롭[30(0)-30(15)]을 인에이블시킨다. 제1 T8 신호 펄스 에지 상에서, 뱅크 A 플립플롭이 인에이블된 후, 인에이블 회(38)는 뱅크 B 플립플롭[30(16)-30(31)]을 인에이블시킨다.

모든 플립플롭[30(0)-30(31)]이 인에이블 되면서, 타이밍 신호(T0-T31)의 에지들은 클록 신호의 각 사이클 동안 각 플립플롭[30(0)-30(31)]을 연속적으로 클록시킨다. IN 단자에 도달하는 시작 및 STOP 신호의 상태가 TMU(12)의 POL 단자에 도달하는 신호를 나타내는 극성의 상태와 계속하여 일치하는 한, XOR 게이트(32)는 모든 플립플롭[30(0)-30(31)]의 D 입력을 로우로 유지한다. 따라서, 플립플롭의 Q 출력은 로우를 유지한다. 시작 및 STOP 신호 에지가 TMU(12)의 IN 단자에 도달하는 경우, 시작 및 STOP 신호 에지는 그 상태를 변경시켜 POL 신호 상태와 더 이상 일치되지 않는다. 따라서, XOR 게이트(32)는 모든 플립플롭[30(0)-30(31)]의 D 입력을 하이로 구동시킨다.

예를 들면, 도 2의 TMU는 시작 TMU이고 START 신호 에지는 타이밍 신호(T15)가 플립플롭[(15)]을 클록시키기 직전에 도달한다고 가정한다. 그러면, START 신호 에지 다음의 플립플롭[30(15)-30(31)]의 Q 출력은 타이밍 신호(T15-T31)가 점차적으로 플립플롭을 클록시키면서 연속하여 하이가 된다. 타이밍 신호(T31) 바로 이 후의 TMU(12)의 A 출력은 0000000000000001 값을 갖고 TMU(12)의 B 출력은 1111111111111111 값을 갖는다. 이러한 값들은 표 1에 도시한 A 및 B에 대한 값 15/32에 대응함을 주지하여야 한다.

위상 A 인에이블 회로(36)는 뱅크 A 플립플롭[30(0)-30(15)] 모두의 Q 출력을 논리합하는 OR 게이트(40)의 출력을 모니터한다. TMU가 시작 TMU(12)로 동작하는 경우, 인에이블 회로(36)에 공급되는 INT_EN 입력은 로우로 유지된다. 따라서,OR 게이트(40)의 출력이 로우로 되는 경우, 뱅크 A 플립플롭[30(0)-30(15)] 중 하나는 START 신호 에지를 검출했음을 나타내고, 출력 EN_A 신호를 T24 신호의 다음 도달 펄스 상에 디어서트(deassert)한다. 이는 다음에 도달하는 T0-T15 타이밍 신호 에지가 플립플롭[30(0)-30(15)]을 클록시키는 것을 방지한다. 따라서, 플립플롭[30(0)-30(14)]의 Q 출력은 로우로 유지되고 플립플롭[30(15)]의 Q 출력은 START 신호의 상태 변화에도 불구하고 하이로 유지된다. 따라서, TMU(12)의 A 출력은 TMU가 다시 설정된 이 후까지 0000000000000001로 고정된다.

유사하게, 위상 B 인에이블 회로(38)는 뱅크 B 플립플롭[30(16)-30(31)]의 Q 출력을 논리합하는 OR 게이트(42)의 출력을 모니터하며, INT_EN을 로우로 유지하면서 OR 게이트(42)의 출력이 하이가 된 후에 발생하는 T8 신호의 제1 펄스 상에 EN_B 신호를 디어서트한다. 이는 다음 세트의 T16 내지 T31 타이밍 신호 에지가 플립플롭[30(16)-30(31)]을 클록시키는 것을 방지한다. 따라서, 보기의 경우, START 신호 펄스가 T15 신호 에지 직전에 발생한 곳에서, TMU(12)의 B 출력은 ARMING 신호가 플립플롭을 연속적으로 재설정할 때까지 1111111111111111로 유지된다.

TMU(12)는 OR 게이트들(40, 42)의 출력을 모니터하고, ARMING 신호 에지가 뱅크 A 플립플롭을 재설정한 후 제1 T24 펄스에 대하여 TMU(12)의 FA 출력 신호를 로우로 구동시키는 회로(70)를 포함한다.

도 2의 TMU가 도 1의 중지 TMU(14)로 작동하는 경우, 인에이블 회(36, 38)에 대한 INT_EN 입력은 하이로 유지되고 시작 TMU(12)의 EN_A 및 EN_B 출력은 중지TMU의 인에이블 회로(36, 38)의 INT_A 및 INT_B 입력을 구동시킨다. OR 게이트(40, 42)가 STOP 신호 에지가 발생하였다고 뱅크 A 또는 뱅크 B 플립플롭 중의 하나가 검출하였음을 인에이블 회로(36, 38)에게 신호로 알리는 경우, 인에이블 신호(36, 38)는 시작 TMU가 INT_A 및 INT_B 신호를 아직 로우로 구동시키지 않았다면 EN_A 및 EN_B 신호를 로우로 구동시키는 것을 억제한다. 하지만, OR 게이트(40)가 STOP 신호 에지가 발생하였음을 인에이블 회로(36)에게 알리기 전에 시작 TMU가 INT_A 신호를 로우로 구동한 경우, 이 때 인에이블 회로(36)는 다음 T24 펄스에 대하여 뱅크 A 플립플롭을 디스에이블시킨다. 유사하게, OR 게이트(42)가 STOP 신호가 발생하였음을 인에이블 회로(38)에게 알리기 전에 INT_B 신호를 로우로 이미 구동한 경우, 인에이블 회로(38)는 다음 T8 펄스에 대하여 뱅크 B 플립플롭을 디스에이블시킨다.

인에이블 회로(36)는 INT_EN 입력 신호에 의하여 제어되고, INT_A 신호 및 하드 와이어드(hard-wired) "0"을 입력으로 수신하며 AND 게이트(51)의 반전 입력을 구동시키는 멀티플렉서(multiplexer)(50)를 포함한다. OR 게이트(40)의 출력은 AND 게이트(51)의 비반전 입력을 구동시킨다. OR 게이트(52)는 ARM 입력과 EN_A 신호 출력을 논리합하여 AND 게이트(53)의 입력으로 구동되는 신호를 발생시킨다. AND 게이트(51)의 출력은 AND 게이트(53)의 반전 입력을 구동시킨다. AND 게이트(53)는 타이밍 신호(T24)로 클록되는 플립플롭의 D 입력을 제어한다. 플립플롭(54)은 Q 출력에서 EN_A 신호를 발생시킨다. 인에이블 회로(38)는 그 출력이 타이밍 회로(T8)에 의해 클록되는 것을 제외하면 일반적으로 인에이블 신호(36)에유사하다. 인에이블 회로(38)에서, ARM 단자는 인에이블 회로(36)의 OR 게이트(52)에 대응하는 OR 게이트(56)의 입력에 직접 연결되지는 않는다. 대신, 타이밍 신호(T24)에 의해 클록되는 플립플롭(56)이 OR 게이트의 입력에 대하여 ARM 입력에 도달하는 ARMING 신호를 클록시킨다. 이는 뱅크 B 플립플롭 이전의 뱅크 A 플립플롭이 인에이블 되지 않도록 한다.

도 2에 도시한 TMU(12 또는 14)는 인에이블 회로(38)가 뱅크 B를 인에이블시켜 TMU의 CNT 출력 데이터를 발생시키는 동안 발생하는 T8 타이밍 신호 펄스의 수를 계수하는 계수기(60)를 또한 포함한다. ARMING 신호로 재설정되는 계수기(62)는 플립플롭(55)의 D 입력과 Q 출력을 논리곱하는 AND 게이트의 출력으로 인에이블된다.

각 TMU는 인에이블 회로(38)의 EN_B 신호 출력을 모니터하고 EN_B 신호가 로우로 구동된 후의 제1 T8 신호 펄스에 대하여 DONE 신호를 하이로 구동시키는 회로(66)를 더 포함하여 TMU(12)가 시간 측정을 완료하고 이제 유효 출력 데이터를 생성하고 있음을 나타낸다. 회로(66)는 다음 T8 펄스에 대하여 DONE 신호를 로우로다시 구동시킨다. 회로(66)는 타이밍 신호(T8)로 클록되며, D 입력에서 EN_B 신호를 수신하고 Q 출력을 AND 게이트(69)의 입력에 제공하는 D 형 플립플롭을 포함한다. AND 게이트(69)는 반전 입력에서 EN_B 신호를 수신하고 출력에서 DONE 신호를 발생시킨다.

각 TMU는 또한 OR 게이트(40, 42)의 출력을 모니터하고 ARMING 신호 에지가 뱅크 A 플립플롭을 재설정한 후 제1 T24 펄스에 대하여 TMU의 FA 출력 신호를 로우로 구동시키는 회로(70)를 포함한다. 그 후, OR 게이트(42)가 뱅크 B 플립플롭[30(16)-30(31)] Q 출력이 하이로 구동되었음을 나타내기 전에 입력되는 START 신호에 응답하여 임의의 뱅크 A 플립플롭[30(0)-30(15)]의 Q 출력이 설정되었음을 나타내는 경우, 회로(70)는 FA 신호를 하이로 구동시킨다. 표 1에 나타낸 바와 같이, FA 출력 신호는 TMU(12)의 START_DELAY 출력 데이터의 필드로 사용되어 0/32와 16/32에 대한 A 및 B 사이의 모호함을 해소한다. 즉, A 및 B 모두가 1111111111111111 값을 가질 때, START_DELAY가 나타내는 지연 분수값은 0/32 또는 16/32일 수 있다. FA 비트는 모호함을 해소한다.

회로(70)는 T24 타이밍 신호로 클록되어 Q 출력에서 FA 신호를 발생시키는 D형 플립플롭(72)과 T8 타이밍 신호로 클록되어 Q 출력에서 FA 신호를 발생시키는 D형 플립플롭(78)을 포함한다. AND 게이트(76)는 반전 입력에서 FB 신호를 수신하고 OR 게이트(40)의 출력과 이를 논리곱하여 플립플롭(72)의 D 입력을 구동시키는 신호를 발생시킨다.

신호 타이밍

도 3은 2개의 상이한 신호에서 발생하는 START 신호 펄스의 상승 에지와 STOP 신호 펄스의 하강 신호 에지 사이의 차를 측정하도록 설정할 때, 도 1의 TMU(12)와 TMU(14)의 다양한 입출력 신호의 특성을 도시한 타이밍도이다. 이러한 소정 예에서, START 신호는 START 신호는 단일 펄스인 반면 STOP 신호는 주기적이다. 다음은 여러 시간대에서 도 3에 도시한 신호들의 변화를 설명한다.

시간 A: ARMING 신호 펄스가 도달하기 전의 소정 시간 A에서, 시작 TMU(12)에 대한 START_POL 신호 입력은 로우로 설정되어 START 신호 에지가 상승 에지로 됨을 나타내는 반면, TMU(14)에 대한 STOP_POL 신호 입력의 상태는 하이로 설정되어 STOP 신호가 하강 에지로 됨을 나타낸다.

시간 B: ARMING 신호를 하이로 구동하고 두 TMU(12, 14)의 뱅크 A 및 뱅크 B 플립플롭(30)과 계수기(62)를 재설정하여, 두 TMU의 A 및 B 출력 데이터 필드를 0000000000000000으로 구동시키고 CNT 필드를 0으로 구동시킨다.

시간 C: ARMING 신호 펄스의 상승 에지 다음의 T24 신호의 다음 펄스에 응답하여, 시작 및 중지 TMU(12, 14) 모두는 EN_B 신호를 하이로 구동시켜 뱅크 A 플립플롭을 인에이블시킨다.

시간 D: T8 신호의 다음 펄스에 응답하여, 시작 및 중지 TMU(12, 14) 모두는 EN_A 신호를 하이로 구동시켜 뱅크 B 플립플롭을 인에이블시킨다.

시간 E: START 신호의 상승 에지가 타이밍 신호(T7)의 펄스의 상승 에지 조금 전에 도달한다. 그 후, 타이밍 신호 에지는 TMU(12) 내의 뱅크 A 및 뱅크 B 플립플롭의 일부를 설정시키기 시작한다.

시간 F: T8 펄스의 다음 에지는 시작 및 중지 TMU(12, 14)의 CNT 필드를 1로 증가시킨다.

시간 G: 다음 T24 펄스의 상승 에지에서, 시작 TMU(12)는 EN_A 신호를 로우로 구동시켜 뱅크 A 플립플롭을 디스에이블시킨다. 시작 TMU(12)는 또한 출력 FA 신호를 하이로 구동시킨다.

시간 H: 다음 T8 펄스의 상승 에지에서, 시작 TMU(12)는 EN_B 신호를 로우로구동시켜 뱅크 B 플립플롭을 디스에이블시키고 DONE 신호를 하이로 구동시킨다. 두 TMU(12) 및 TMU(14)는 출력 CNT 필드를 2로 증가시킨다.

시간 I: T18의 에지 조금 전에, STOP 신호의 하강 에지가 발생한다.

시간 J: 다음 T24 펄스의 상승 에지에서, 중지 TMU(14)는 EN_A 신호를 로우로 구동시켜 뱅크 A 플립플롭을 디스에이블시킨다.

시간 K: 다음 T8 펄스의 상승 에지에서, 중지 TMU(14)는 EN_B 신호를 로우로 구동시켜 뱅크 B 플립플롭을 디스에이블시키고 DONE 신호를 하이로 구동시킨다. 시작 TMU(12)는 또한 DONE 신호 출력을 구동시킨다.

시간 L: 다음 T8 신호 펄스의 상승 에지에서, 중지 TMU(14)는 DONE 신호를 다시 로우로 구동시킨다.

시간 L 이후에 도 1의 디코더(16)는 시작 및 중지 TMU(12, 14)의 출력 데이터를 해독하여, 시간 C에 나타나는 START 신호 펄스의 상승 에지와 시간 J에서 나타나는 STOP 신호의 하강 에지 사이의 시간 지연을 나타내는 INTERVAL 값을 생성한다. 중지 TMU(14)의 START_DELAY 데이터 출력(CNT, A, B, FA)은 클록 신호 주기의 1과 7/32의 지연 시간을 나타낸다. 중지 TMU(14)의 STOP_DELAY 데이터(CNT, A, B, FA)는 클록 신호 주기의 2와 18/32의 중지 지연 시간을 나타낸다. 따라서, START 신호 펄스의 상승 에지와 STOP 신호 펄스 사이의 하강 신호 에지 사이의 지연, 즉 TMU(12, 14)의 출력이 나타내는 시간차는 클록 신호 주기의 1과 11/32이다.

START_DELAY 데이터는 ARMING 신호와 START 신호 에지 이벤트(event)들 사이의 실제 지연을 저평가하고 STOP_DELAY 데이터는 ARMING 신호와 STIP 신호 펄스 이벤트 사이의 실제 지연을 저평가함을 주지하여야 한다. 이들 모두는 ARMING 신호 에지와 다음 T0 신호 펄스 에지 사이의 위상차 만큼 시간 지연을 저평가한다. 하지만, 시작 및 중지 TMU(12, 14)의 데이터 출력은 동일한 양만큼 지연을 저평가하므로, 디코더(16)가 INTERVAL 데이터값을 생성할 때 서로에 대하여 오차를 무시할 수 있다. START_DELAY 및 STOP_DELAY 값은 ARMING 신호가 T0 신호 에지와 거의 동시에 발생하도록 ARMING 신호와 T0 신호를 제어한다면 실제 START 및 STOP 신호 펄스 지연을 보다 잘 측정할 수 있다. 하지만, 이는 출력 INTERVAL 데이터의 값에 영향을 미치지 않는다.

분포된 위상 타이밍 신호(T0-T31)를 생성하는 지연선을 사용하여 장치(10)를 도시하였지만, 대량 또는 소량의 타이밍 신호(32)를 가지고 동작하도록 시작 및 중지 TMU(12, 14)를 적절히 개조하고 상이한 크기의 START_DELAY 및 STOP_DELAY 데이터 입력을 수용하도록 디코더(16)를 개조함으로써 대량 또는 소량의 타이밍 신호를 생성하는 지연선(21)을 수용하도록 장치를 개조할 수 있음을 당업자는 인식할 것이다.

도 4는 31개 위상 분포 타이밍 신호(T0-T30) 세트를 발생시키는 링 오실레이터(80)를 사용하는 타이밍 신호 발생기를 도시한다. 링 오실레이터는 타이밍 신호(T0-T30) 중 하나를 개별적으로 발생시키는 각각의 인버터를 갖는 루프에 연결된 인버터 게이트[82(1)-82(31)] 세트를 포함한다. 위상 동기 제어기(84)는 각 인버터[80(1)-80(31)]에 대한 CONTROL 신호 입력을 조절하여 T0 신호를 클록 신호에 위상 동기시킨다. 링 오실레이터(80)는 동작시킬 홀수개의 인버터를 필요로 하므로, 홀수개(예를 들어 31개)의 분포된 위상 타이밍 신호만을 발생할 수 있다. 도 1의 지연선 기반 타이밍 신호 발생기(18) 대신에 도 4에 도시한 타이밍 신호 발생기로 구현할 수 있다. 하지만, 그렇게 하기 위해서는 시작 및 중지 TMU(12, 14)는 도 1의 타이밍 신호 발생기에 의해 제공되는 32개가 아니라 31개 타이밍 신호 세트를 가지고 동작하도록 적절히 변형되어야 한다. 디코더(16)는 TMU의 START_DELAY 및 STOP_DELAY 데이터 출력의 크기에서 1 비트 감소를 수용하도록 또한 적절히 구성되어야 한다.

따라서, 안정적이고 예측 가능한 클록 신호를 타이밍 기준으로서 사용하여 두 신호 에지 사이의 시간 간격을 측정하며 측정을 도시하고 기재하였으며, 그 장치는 클록 신호의 주기 보다 훨씬 적은 오차를 가지고 그 시간 간격을 측정할 수 있다. 전술한 명세서에는 본 발명의 바람직한 실시예를 기재하였지만, 당업자는 보다 넓은 관점에서 본 발명을 벗어나지 않는 바람직한 실시예에 대한 여러 변형을 만들 수 있을 것이다. 따라서, 첨부된 청구범위는 본 발명의 진정한 범위 및 사상 내에 있는 그러한 모든 변형을 포함하고자 한다.

Claims

입력 기준 신호(input arming signal)의 에지에 응답하여 시작 신호의 에지와 중지 신호의 에지 사이의 시간 간격을 측정하는 장치로서,

주기적인 클록 신호를 발생시키는 수단(17),

상기 클록 신호를 수신하여 각각이 상기 클록 신호에 대하여 유일한 위상과 주기적인 에지를 가지면서 상기 클록 신호에 주파수 동기되는 복수의 타이밍 신호(T0-T31)를 발생시키는 타이밍 신호 발생 수단(18), 그리고

상기 기준 신호, 상기 시작 신호 및 상기 타이밍 신호를 수신하여, 상기 기준 신호 에지의 상기 에지와 상기 시작 신호의 상기 에지 사이에 발생하는 상기 타이밍 신호 중 하나의 에지의 제1의 수를 계수하며, 상기 타이밍 신호 중에서 어느 것이 상기 시작 신호 에지 다음에 가장 가까운 에지를 갖는지 결정한다. 그리고 상기 제1의 수를 나타내고 어느 타이밍 신호가 상기 시작 신호 에지 다음에 가장 가까운 에지를 갖는 지를 나타내는 제1 출력 데이터를 발생시키는 시작 시간 측정 장치(time measurement unit)(TMU)(12)

를 포함하는 장치.
제1항에서,

상기 기준 신호, 상기 중지 신호 및 상기 타이밍 신호를 수신하여, 상기 기준 신호 에지의 상기 에지와 상기 중지 신호의 상기 에지 사이에 발생하는 상기 타이밍 신호 중 하나의 에지의 제2의 수를 계수하며, 상기 타이밍 신호 중에서 어느 것이 상기 중지 신호 에지 다음에 가장 가까운 에지를 갖는지 결정한다. 그리고 상기 제1의 수를 나타내고 어느 타이밍 신호가 상기 중지 신호 에지 다음에 가장 가까운 에지를 갖는 지를 나타내는 제2 출력 데이터를 발생시키는 중지 TMU(14)를 더 포함하는 장치.
제2항에서,

상기 제1 및 제2 출력 데이터를 수신하고, 그에 따라 상기 시작 신호의 상기 에지와 상기 중지 신호의 상기 에지 사이의 상기 시간 간격을 나타내는 간격 데이터를 발생하는 수단(16)을 더 포함하는 장치.
제3항에서,

상기 제1 출력 데이터는 상기 기준 신호 에지와 상기 시작 신호 에지 사이의 제1 간격을 나타내고,

상기 제2 출력 데이터는 상기 기준 신호 에지와 상기 중지 신호 에지 사이의 제2 간격을 나타내며,

상기 간격 데이터는 상기 제2 간격과 상기 제2 간격 사이의 시간 차를 나타내는 장치.
제1항에서,

상기 타이밍 신호 발생 수단은,

직렬로 연결된 복수의 게이트를 포함하되, 제1 게이트에는 상기 클록 신호가 인가되며, 후행 게이트 각각은 선행 게이트의 출력을 지연시켜 상기 게이트 모두에 공통적으로 인가되는 제어 신호의 크기로 조절되는 지연을 갖는 상기 타이밍 신호 중 하나를 발생시키고, 최종 게이트는 상기 주기 기준 신호를 발생시키는 지연선, 그리고

상기 클록 신호와 상기 주기 기준 신호를 수신하여, 상기 주기 기준 신호가 상기 클록 신호와 위상 동기되도록 상기 제어 신호의 상기 크기를 조절하여 상기 게이트들의 스위칭 속도를 조절하는 위상 동기 제어기

를 포함하는 장치.
제1항에서,

상기 타이밍 발생 수단은,

상기 타이밍 신호를 발생시키는 링 오실레이터, 그리고

상기 클록 신호와 상기 링 오실레이터에 의해 발생되는 상기 타이밍 신호 중 하나를 수신하여 상기 타이밍 신호 중 하나가 상기 클록 신호와 위상 동기되도록 상기 제어 신호의 상기 크기를 조절하는 위상 동기 제어기(phase lock controller)

를 포함하며,

상기 클록 신호의 위상에 대한 각 타이밍 신호의 위상은 상기 링 오실레이터에 대한 입력으로 제공되는 제어 신호의 크기로 조절되는 장치.
제2항에서,

상기 시작 TMU는,

각각이 상기 타이밍 신호 중 하나로 클록되며(clocked), 입력된 인에이블 신호가 어서트(assert)될 때 인에이블되고, 상기 시작 신호를 수신하며, 인에이블되는 동안 클록될 때 상기 시작 신호의 현재 상태를 나타내는 출력 데이터 비트를 발생시키는 복수의 제1 논리 수단(logical mean)(20),

상기 기준 신호의 상기 에지의 발생 이 후에 상기 복수의 제1 논리 수단 각각에 입력된 상기 인에이블 신호를 어서트하며, 상기 시작 신호의 상기 에지의 발생 이후에 상기 복수의 제1 논리 수단 각각에 입력된 상기 인에이블 신호 입력을 디어서트하는 제1 수단(36/38), 그리고

상기 기준 신호 에지의 상기 에지와 상기 시작 신호의 상기 에지 사이에 발생하는 사기 타이밍 신호 중 하나의 에지의 상기 제1의 수를 계수하는 제1 계수기(62),

를 포함하며,

상기 중지 TMU는,

각각이 상기 타이밍 신호 중 하나로 클록되며, 입력된 인에이블 신호가 어서트될 때 인에이블되고, 상기 중지 신호를 수신하며, 인에이블되는 동안 클록될 때 상기 중지 신호의 현재 상태를 나타내는 출력 데이터 비트를 발생시키는 복수의 제2 논리 수단,

상기 기준 신호의 상기 에지의 발생 이 후에 상기 복수의 제2 논리 수단 각각에 입력된 상기 인에이블 신호를 어서트하며, 상기 중지 신호의 상기 에지의 발생 이후에 상기 복수의 제2 논리 수단 각각에 입력된 상기 인에이블 신호 입력을 디어서트하는 제2 수단, 그리고

상기 기준 신호 에지의 상기 에지와 상기 중지 신호의 상기 에지 사이에 발생하는 상기 타이밍 신호 중 하나의 에지의 상기 제2의 수를 계수하는 제2 계수기

를 포함하는 장치.
제7항에서,

상기 복수의 제1 논리 수단과 상기 복수의 제2 논리 수단의 각각의 논리 수단은 플립플롭(flip-flop)인 장치.
제2항에서,

상기 타이밍 신호는 제1 그룹의 타이밍 신호(T0-T15)와 제2 그룹의 타이밍 신호(T16-T31)로 구성되며,

상기 시작 TMU는,

각각이 상기 제1 그룹의 타이밍 신호 중 하나로 클록되고, 입력된 제1 인에이블 신호(EN_A)가 어서트될 때 인에이블되며, 상기 시작 신호를 수신하고, 인에이블되는 동안 클록될 때 상기 시작 신호의 현재 상태를 나타내는 출력 데이터 비트를 발생시키는 복수의 제1 논리 수단[20(1)-20(15)],

각각이 상기 제2 그룹의 타이밍 신호 중 하나로 클록되고, 입력된 제2 인에이블 신호(EN_B)가 어서트될 때 인에이블되며, 상기 시작 신호를 수신하고, 인에이블되는 동안 클록될 때 상기 시작 신호의 현재 상태를 나타내는 출력 데이터 비트를 발생시키는 복수의 제2 논리 수단[20(16)-20(31)],

상기 기준 신호의 상기 에지 이 후에 발생하는 상기 제2 그룹의 타이밍 신호 중 하나의 에지에 응답하여 상기 제1 뱅크의 논리 수단에 입력된 상기 제1 인에이블 신호를 어서트하는 제1 인에이블 수단(36, 40), 그리고

상기 기준 신호의 상기 에지 이 후에 발생하는 상기 제1 그룹의 타이밍 신호 중 하나의 에지에 응답하여 상기 제2 뱅크의 논리 수단에 입력된 상기 제2 인에이블 신호를 어서트하는 제2 인에이블 수단(38, 42),

을 포함하는 장치.
입력으로서 제공되는 기준 신호의 에지에 응답하여 시작 신호의 에지와 중지 신호의 에지 사이의 시간 간격을 측정하는 장치로서,

주기적인 클록 신호를 발생시키는 수단(17),

상기 클록 신호에 응답하여, 주기적이며 상기 클록 신호에 주파수 동기되며 각각이 고유 위상을 갖는 복수의 제1 타이밍 신호 및 복수의 제2 타이밍 신호를 발생시키는 타이밍 신호 발생 수단(18),

각각이 상기 타이밍 신호 중 하나로 클록되고, 입력된 제1 인에이블 신호(EN_A)가 어서트될 때 인에이블되며, 상기 시작 신호를 수신하고, 인에이블되는 동안 클록될 때 상기 시작 신호의 현재 상태를 나타내는 비트로서 제1 데이터 필드를 형성하는 제1 비트를 발생시키는 제1 뱅크의 논리 수단[30(0)-30(15)],

각각이 상기 제2 타이밍 신호 중 하나로 클록되고, 입력된 제2 인에이블 신호(EN_B)가 어서트될 때 인에이블되며, 상기 시작 신호를 수신하고, 인에이블되는 동안 클록될 때 상기 시작 신호의 현재 상태를 나타내는 비트로서 제2 데이터 필드를 형성하는 제2 비트를 발생시키는 제2 뱅크의 논리 수단[20(16)-20(31)],

각각이 상기 제1 타이밍 신호 중 하나로 클록되고, 입력된 제3 인에이블 신호가 어서트될 때 인에이블되며, 상기 시작 신호를 수신하고, 인에이블되는 동안 클록될 때 상기 중지 신호의 현재 상태를 나타내는 비트로서 제3 데이터 필드를 형성하는 제3 비트를 발생시키는 제3 뱅크의 논리 수단,

각각이 상기 제2 타이밍 신호 중 하나로 클록되고, 입력된 제4 인에이블 신호가 어서트될 때 인에이블되며, 상기 시작 신호를 수신하고, 인에이블되는 동안 클록될 때 상기 중지 신호의 현재 상태를 나타내는 제4 비트를 발생시키는 제4 뱅크의 논리 수단,

상기 기준 신호, 상기 제2 타이밍 신호 중 하나 및 상기 제1 뱅크의 논리 수단이 발생하는 제1 비트를 수신하여, 상기 기준 신호의 상기 에지 이 후에 수신되는 상기 제2 타이밍 신호 중 하나의 에지에 응답하여 상기 제1 인에이블 신호를 어서트하고, 상기 제1 비트 중 어느 하나의 상태 변화 다음의 상기 제2 타이밍 신호의 상기 하나의 에지에 응답하여 상기 제1 인에이블 신호를 디어서트하는 제1 인에이블 수단,

상기 기준 신호, 상기 제1 타이밍 신호 중 하나 및 상기 제2 뱅크의 논리 수단이 발생하는 제2 비트를 수신하여, 상기 기준 신호의 상기 에지 이 후에 수신되는 상기 제1 타이밍 신호 중 상기 하나의 에지에 응답하여 상기 제2 인에이블 신호를 어서트하고, 상기 제2 비트 중 어느 하나의 상태 변화 다음의 상기 제1 타이밍 신호의 하나의 에지에 응답하여 상기 제2 인에이블 신호를 디어서트하는 제2 인에이블 수단,

상기 기준 신호, 상기 제2 타이밍 신호 중 하나, 상기 제3 뱅크의 논리 수단이 발생하는 제3 비트 및 상기 제1 인에이블 신호를 수신하여 상기 기준 신호의 상기 에지 이 후에 수신되는 상기 제1 타이밍 신호 중 상기 하나의 에지에 응답하여 상기 제3 인에이블 신호를 어서트하고, 상기 제3 비트 중 어느 하나의 상태 변화 다음의 상기 제2 타이밍 신호의 상기 하나의 에지에 응답하여 상기 제1 인에이블 신호를 디어서트한 후 상기 제3 인에이블 신호를 디어서트하는 제3 인에이블 수단, 그리고

상기 기준 신호, 상기 제1 타이밍 신호 중 하나, 상기 제2 뱅크의 논리 수단이 발생하는 제2 비트 및 상기 제2 인에이블 신호를 수신하여, 상기 기준 신호의 상기 에지 이 후에 수신되는 상기 제1 타이밍 신호 중 하나의 에지에 응답하여 상기 제4 인에이블 신호를 어서트하고, 상기 제4 비트 중 어느 하나의 상태 변화 다음의 상기 제1 타이밍 신호의 상기 하나의 에지에 응답하여 상기 제2 인에이블 신호를 디어서트한 후 상기 제4 인에이블 신호를 디어서트하는 제4 인에이블 수단

을 포함하는 장치.
제10항에서,

상기 기준 신호 에지와 상기 제2 인에이블 신호의 디어서트 사이에 발생하는 상기 제1 및 제2 타이밍 신호 중 하나의 에지의 제1의 수를 계수하며, 상기 제1의 수를 나타내는 출력 제1 계수 데이터를 발생시키는 수단, 그리고

상기 기준 신호 에지와 상기 제4 인에이블 신호의 디어서트 사이에 발생하는 상기 제1 및 제2 타이밍 신호 중 하나의 에지의 제2의 수를 계수하며, 상기 제2의 수를 나타내는 출력 제2 계수 데이터를 발생시키는 수단

을 더 포함하는 장치.
제11항에서,

상기 제1, 제2, 제3 및 제4 뱅크의 논리 수단이 생성하는 상기 제1, 제2, 제3 및 제4 데이터 비트, 그리고 상기 제1 및 제2 계수 데이터를 처리하여, 상기 시작 신호의 상기 에지와 상기 중지 신호의 상기 에지 사이의 간격을 나타내는 출력 간격 데이터를 생성하는 수단을 더 포함하는 장치.
제10항에서,

상기 타이밍 신호 발생 수단은,

직렬로 연결되어 제1 지연선을 형성하며, 상기 제1 지연선에는 상기 클록 신호가 입력으로서 인가되며, 각각이 상기 제1 타이밍 신호 중 하나를 발생시키는 복수의 제1 게이트,

직렬로 연결되어 제2 지연선을 형성하며, 상기 제2 지연선의 첫 번째 게이트에는 상기 제1 지연선의 마지막 제1 게이트에 의해 발생된 제1 타이밍 신호가 인가되며, 각각이 상기 제1 타이밍 신호 중 하나를 발생시키는 복수의 제2 게이트, 그리고

상기 클록 신호와, 상기 제2 지연선에 의해 발생되는 출력 신호를 수신하여, 상기 출력 신호가 상기 클록 신호와 위상 동기되도록 게이트의 스위칭 속도를 조절하는 위상 동기 제어기

를 포함하는 장치.
제10항에서,

상기 타이밍 발생 수단은,

상기 제1 및 제2 타이밍 신호를 발생시키는 링 오실레이터, 그리고

상기 클록 신호와, 상기 링 오실레이터가 발생시키는 상기 제1 및 제2 타이밍 신호 중 하나를 수신하여, 상기 제1 및 제2 타이밍 신호 중 상기 하나가 상기 클록 신호와 위상 동기되도록 제어 신호의 크기를 조절하는 위상 동기 제어기

를 포함하며,

상기 클록 신호의 위상에 대한 상기 제1 및 제2 타이밍 신호 각각의 위상은 상기 링 오실레이터에 대한 입력으로 제공되는 상기 제어 신호의 크기로 제어되는 장치.