JPH0745025Y2 - パルスのデュティ比測定器 - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案は例えば半導体集積回路の試験装置に適用さ
れ、任意の論理信号のデュテイ比を測定するパルスのデ
ュテイ比測定器に関する。

「従来の技術」 論理半導体集積回路（ロジックIC）の試験において被試
験ロジックICに試験信号を与えて起動をかけると、内部
の論理回路よりなる閉回路が発振するようになり、その
発振出力を論理レベルに変換し、その変換された論理信
号の繰返し周期（周波数）を測定してその閉回路の遅延
時間を測定することが行われている。論理回路は一般に
低レベルから高レベルへの立上り時間と、高レベルから
低レベルへの立下り時間とでわずか異なっている。

最近、高速動作が要求されるロジックICにおいては前記
立上り時間と、立下り時間との差が問題となって来る。
しかし、従来の周期測定では立上り時間と立下り時間と
の差を知ることはできない。出力の論理信号のデュテイ
比を測定すれば立上り時間と立下り時間との差を知るこ
とができる。つまり立上り時間と立下り時間とが等しい
場合のデュテイ比を50％とすると、立上り時間が立下り
時間より小さければデュテイ比は50％以上になり、立上
り時間が立下り時間より大きければデュテイ比は50％以
下になる。

このような点よりこの考案はデュテイ比を測定する測定
器を提供することを目的とする。

「課題を解決するための手段」 この考案によれば被測定信号は分周器で周波数分周さ
れ、その分周出力と、基準発振器からの基準クロック信
号との論理積が第１論理積手段でとられ、また上記分周
出力と、基準クロック信号と、被測定信号との論理積が
第２論理積手段でとられ、スイッチ手段により、第１論
理積手段の出力と、第２論理積手段の出力とが切替え取
出され、そのスイッチ手段により取出された第１論理積
手段の出力が上記分周出力の半周期の間、計数器で計数
され、またスイッチ手段で取出された第２論理積手段の
出力が上記分周出力の半周期の間、上記計数器で計数さ
れ、その第１論理積手段の出力の計数値に対する第２論
理積手段の出力の計数値の比が演算手段により演算され
る。

「実施例」 第１図にこの考案の実施例を示す。入力端子11よりの被
測定信号は分周器13で周波数がｎ分の１に分周され、そ
の分周出力は第１論理積手段14と第２論理積手段15とへ
供給される。基準発振器16からの基準クロック信号が第
１、第２論理積手段14、15へそれぞれ供給される。

第２論理積手段15には入力端子11から被測定信号も供給
される。

第１論理積手段14の出力と、第２論理積手段15の出力と
がスイッチ手段17で切替えられて計数器18へ供給されて
計数される。

被測定信号が例えば第２図Ａに示す信号の場合、分周器
13により分周されてその分周出力は例えば第２図Ｂに示
すようにその半周期の間高レベルを出力する。一方、基
準発振器16の基準クロック信号は、被測定信号より高い
既知の周波数、例えば10MHzでかつ安定したものであ
り、例えば第２図Ｃに示す波形をしている。第１論理積
手段14から、分周出力Ｂが高レベルの間、基準クロック
信号Ｃが第２図Ｄに示すように出力され、第２論理積手
段15から、分周出力Ｂが高レベルの間で、かつ被測定信
号Ａが高レベルの間、基準クロック信号Ｃが第２図Ｅに
示すように出力される。リセット信号発生器19より分周
出力Ｂが立下った後、リセット信号が発生され、このリ
セット信号により計数器19はリセットされる。

スイッチ手段17が第１論理積手段14の出力側に接続され
ていると、分周出力Ｂが高レベルになると計数器18は基
準クロック信号を分周出力Ｂの半周期の間、つまり第２
図Ｄの信号を計数する。この計数値T_Pは、遅延回路21で
遅延された分周出力Ｂの立下りにより、前記リセット信
号の前に演算手段22に供給される。

スイッチ手段17を第２論理積手段15の出力側に接続する
と、同様の動作により、計数器18は第２論理積手段15の
出力、つまり第２図Ｅに示す信号を計数し、その計数値
T_Hが演算手段22へ供給される。演算手段22はT_H／T_Pを演
算し、その結果を被測定信号のデュテイ比として出力
し、例えば表示器23に表示する。

第３図にこの考案の他の実施例を示し、第１図と対応す
る部分には同一符号を付けてある。この例では第１、第
２論理積手段を論理積手段24で兼用した場合で、論理積
手段24に分周器13の出力と、基準発振器16の出力と、ス
イッチ手段17の出力とが供給され、スイッチ手段17は入
力端子11からの被測定信号と端子25の高レベルとを切替
えて論理手段24へ供給する。

スイッチ手段17が端子25に接続されていると、論理積手
段24は第１論理積手段として作用し、スイッチ手段17が
端子11に接続されていると論理積手段24は第２論理積手
段として作用する。その他は第１図の場合と同様であ
る。

上述において基準クロック信号の周期に対し、被測定信
号の周期が十分大きければ、分周器13は２分の１（ｎ＝
２）の分周でよく、被測定信号の周期がそれ程大きくな
い場合は分周比ｎを大として測定精度を上げる。被測定
信号の周期が既知の場合は、第１論理積手段14の出力
（第２図Ｄ）の計数値が例えば100となるように、分周
器13の分周比ｎと、基準クロック信号の周期とを選定し
ておけば、第１論理積手段14を省略して、第２図論理積
手段15の出力の計数値をそのままデュテイ比として出力
することができる。

「考案の効果」 以上述べたようにこの考案によれば比較的簡単な構成で
被測定信号のデュテイ比を測定することができ、例えば
ロジックICの試験において、デュテイ比を測定して立上
り時間と立下り時間との差を測定することができる。

【図面の簡単な説明】

第１図はこの考案の実施例を示すブロック図、第２図は
その動作例を示すタイムチャート、第３図はこの考案の
他の実施例を示すブロック図である。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】被測定信号が供給され、その周波数を分周
   する分周器と、 基準クロック信号を発生する基準発振器と、 上記基準クロック信号と上記分周器の出力との論理積を
   とる第１論理積手段と、 上記基準クロック信号と、上記被測定信号と、上記分周
   器の出力との論理積をとる第２論理積手段と、 上記第１論理積手段の出力と、上記第２論理積手段の出
   力とを切替えて取出すスイッチ手段と、 そのスイッチ手段により取出された上記第１論理積手段
   の出力及び上記第２論理積手段の出力をそれぞれ上記分
   周器の出力の半周期の間計数する計数器と、 その計数器で計数された上記第１論理積手段の出力の値
   に対する上記第２論理積手段の出力の値の比を演算する
   演算手段と、 を具備するパルスのディテイ比測定器。