JPH0340537B2 - - Google Patents
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- Publication number
- JPH0340537B2 JPH0340537B2 JP18563081A JP18563081A JPH0340537B2 JP H0340537 B2 JPH0340537 B2 JP H0340537B2 JP 18563081 A JP18563081 A JP 18563081A JP 18563081 A JP18563081 A JP 18563081A JP H0340537 B2 JPH0340537 B2 JP H0340537B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- signal
- pulse signal
- case
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 6
- 230000007423 decrease Effects 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000005259 measurement Methods 0.000 claims description 2
- 230000000717 retained effect Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
Landscapes
- Manipulation Of Pulses (AREA)
Description
本発明は周波数のほぼ等しい繰り返し周期の二
つのパルス列間のパルス数の差を計数するパルス
計数回路の改良に関する。 この種の装置の従来例を第１図に示す。この装
置は周期変動の小さい被測定パルス列と参照パル
ス列とを比較し、リセツト時点を基準とし、その
時点以降の両パルス列のパルス数の差を計測し、
出力するものである。被測定パルス列はアツプカ
ウンタ１に、参照パルス列はダウンカウンタ２に
入力されてそれぞれのパルス数が計数され、その
計数結果は並列データとして出力される。各々の
カウンタからの並列データは全加算器３に加えら
れて加算された後に、両パルス列のパルス数差に
対応する並列データとして出力される。このパル
ス数差計数回路に全く同じ二つのパルス列を加え
た場合には、アツプカウンタ１が一つ数を増す
と、一方のダウンカウンタ２は一つ数を減じるの
で、この結果、全加算器３の計数出力は常に変化
しないことになる。しかしながら、被測定パルス
列のパルス数が参照パルス列のパルス数より増大
したときには、その増大した分だけのパルス数が
計数結果として全加算器３より出力される。 このようにして被測定パルス列と参照パルス列
のパルス数差が測定されることになるがこの従来
例には、次のような欠点があつた。 (1) 測定すべきパルス数差が大きいと、アツプカ
ウンタ、ダウンカウンタ、全加算器ともに大き
な桁数の回路が必要となる。 (2) パルス列の速度が高速になると、それに応じ
てカウンタ、加算器とも高速のものを使わなけ
ればならず、そのために、あまり高速のパルス
列を取り扱うことができない。 本発明は従来回路の上記事情に着目してなされ
たものであり、従つて本発明の目的は、パルス数
の差を求める部分とそのパルス数差を計数する部
分とに分割して構成することにより、従来の上記
欠点を改良することができる新規なパルス計数回
路を提供することにある。 本発明の上記目的は、繰り返し周期の変動の小
さい第１のパルス信号と前記第１のパルス信号の
周期にほぼ等しい第２のパルス信号のパルス数の
差を計測するパルス計数回路において、前記第２
のパルス信号を一定時間遅延させた第３のパルス
信号を発生する手段と、前記第２、第３のパルス
信号の立ち上り時点での前記第１のパルス信号の
論理レベル（“１”あるいは“０”）に対応した論
理状態信号を出力する手段と、前記論理状態信号
の論理レベル（“１”と“０”）と測定時点（前記
第２及び第３のパルス信号の立ち上り時点の２
点）の組み合わせから生ずる４つの異つた状態の
うちあらかじめ指定された二つの状態のどれかが
起つたことを検出して検出信号として出力する手
段と、前記検出信号を前記第２のパルス信号の周
期の１周期分だけ保持しておく手段と、前記検出
信号と保持されている１周期前の検出信号とから
前記第１のパルス信号と第２のパルス信号との位
相関係の変化を検出する手段と、前記第１のパル
ス信号に対して前記第２のパルス信号の位相が一
定量だけ増加した時点で計数値を一つ増加させ、
逆に一定量だけ減少した時点で計数値を一つ減少
させる手段とを備えたことを特徴とするパルス計
数回路、によつて達成される。 以下本発明をその良好な一実施例について図面
を参照しながら詳細に説明する。 第２図に本発明の一実施例を示す。繰り返し周
期の変動の小さい被測定パルス列ａは二つのＤ−
フリツプフロツプ４，５のデータ端子Ｄに加えら
れる。一方被測定パルスの周期波数にほぼ等しい
参照パルス列ｂはＤ−フリツプフロツプ４にはそ
のままＤ−フリツプフロツプ５には遅延回路１５
により一定時間遅延されてから、それぞれのクロ
ツク端子Ｃに加えられる（ｂ及びｃ）。このとき
のフリツプフロツプ４及び５の出力ｄ及びｅは、
被測定パルス列ａと参照パルス列ｂ及び遅延参照
パルス列ｃの位相関係によつて四つの場合があ
る。第３図はその位相関係を説明したものである
が、参照パルスｂ及び遅延参照パルスｃが被測定
パルスａの“１”の区間に二つともある場合（ケ
ース）、片方だけある場合（ケース及び）、
両方ともにない場合（ケース）の四つの場合と
なることが示されている。なお、第１表でこの結
果が表にまとめられている。
つのパルス列間のパルス数の差を計数するパルス
計数回路の改良に関する。 この種の装置の従来例を第１図に示す。この装
置は周期変動の小さい被測定パルス列と参照パル
ス列とを比較し、リセツト時点を基準とし、その
時点以降の両パルス列のパルス数の差を計測し、
出力するものである。被測定パルス列はアツプカ
ウンタ１に、参照パルス列はダウンカウンタ２に
入力されてそれぞれのパルス数が計数され、その
計数結果は並列データとして出力される。各々の
カウンタからの並列データは全加算器３に加えら
れて加算された後に、両パルス列のパルス数差に
対応する並列データとして出力される。このパル
ス数差計数回路に全く同じ二つのパルス列を加え
た場合には、アツプカウンタ１が一つ数を増す
と、一方のダウンカウンタ２は一つ数を減じるの
で、この結果、全加算器３の計数出力は常に変化
しないことになる。しかしながら、被測定パルス
列のパルス数が参照パルス列のパルス数より増大
したときには、その増大した分だけのパルス数が
計数結果として全加算器３より出力される。 このようにして被測定パルス列と参照パルス列
のパルス数差が測定されることになるがこの従来
例には、次のような欠点があつた。 (1) 測定すべきパルス数差が大きいと、アツプカ
ウンタ、ダウンカウンタ、全加算器ともに大き
な桁数の回路が必要となる。 (2) パルス列の速度が高速になると、それに応じ
てカウンタ、加算器とも高速のものを使わなけ
ればならず、そのために、あまり高速のパルス
列を取り扱うことができない。 本発明は従来回路の上記事情に着目してなされ
たものであり、従つて本発明の目的は、パルス数
の差を求める部分とそのパルス数差を計数する部
分とに分割して構成することにより、従来の上記
欠点を改良することができる新規なパルス計数回
路を提供することにある。 本発明の上記目的は、繰り返し周期の変動の小
さい第１のパルス信号と前記第１のパルス信号の
周期にほぼ等しい第２のパルス信号のパルス数の
差を計測するパルス計数回路において、前記第２
のパルス信号を一定時間遅延させた第３のパルス
信号を発生する手段と、前記第２、第３のパルス
信号の立ち上り時点での前記第１のパルス信号の
論理レベル（“１”あるいは“０”）に対応した論
理状態信号を出力する手段と、前記論理状態信号
の論理レベル（“１”と“０”）と測定時点（前記
第２及び第３のパルス信号の立ち上り時点の２
点）の組み合わせから生ずる４つの異つた状態の
うちあらかじめ指定された二つの状態のどれかが
起つたことを検出して検出信号として出力する手
段と、前記検出信号を前記第２のパルス信号の周
期の１周期分だけ保持しておく手段と、前記検出
信号と保持されている１周期前の検出信号とから
前記第１のパルス信号と第２のパルス信号との位
相関係の変化を検出する手段と、前記第１のパル
ス信号に対して前記第２のパルス信号の位相が一
定量だけ増加した時点で計数値を一つ増加させ、
逆に一定量だけ減少した時点で計数値を一つ減少
させる手段とを備えたことを特徴とするパルス計
数回路、によつて達成される。 以下本発明をその良好な一実施例について図面
を参照しながら詳細に説明する。 第２図に本発明の一実施例を示す。繰り返し周
期の変動の小さい被測定パルス列ａは二つのＤ−
フリツプフロツプ４，５のデータ端子Ｄに加えら
れる。一方被測定パルスの周期波数にほぼ等しい
参照パルス列ｂはＤ−フリツプフロツプ４にはそ
のままＤ−フリツプフロツプ５には遅延回路１５
により一定時間遅延されてから、それぞれのクロ
ツク端子Ｃに加えられる（ｂ及びｃ）。このとき
のフリツプフロツプ４及び５の出力ｄ及びｅは、
被測定パルス列ａと参照パルス列ｂ及び遅延参照
パルス列ｃの位相関係によつて四つの場合があ
る。第３図はその位相関係を説明したものである
が、参照パルスｂ及び遅延参照パルスｃが被測定
パルスａの“１”の区間に二つともある場合（ケ
ース）、片方だけある場合（ケース及び）、
両方ともにない場合（ケース）の四つの場合と
なることが示されている。なお、第１表でこの結
果が表にまとめられている。
【表】
遅延回路１５は上述したように、被測定パルス
ａと参照パルスｂ及び遅延参照パルスｃとの４つ
の位相関係を判定するために必要な遅延参照パル
スｃを作成するための回路である。この遅延回路
１５の遅延時間τには、被測定パルスの“１”レ
ベルと“０”レベルとの継続時間の短い方の時間
より短い時間が予め定められている。フリツプフ
ロツプ４及び５の出力ｄ及びｅはそれぞれゲート
回路６及び７に加えられ、論理計算されて出力ｆ
及びｇとなる。出力ｆは、信号ｄ、ｅが共に
“１”のとき、即ち、第４図のケースのときに
“１”となる。また、出力ｇは、信号ｄが“０”、
信号ｅが“１”のとき、即ち、ケースのときに
“１”となる。この結果をまとめて第２表に示す。
この出力された信号ｆ、ｇは、Ｄ−フリツプフロ
ツプ８，９，１０，１１で遅延回路１６によりＤ
−フリツプフロツプ４，５及びゲート回路６，７
における遅延時間遅延された参照パルス列のタイ
ミングに読み込まれる。
ａと参照パルスｂ及び遅延参照パルスｃとの４つ
の位相関係を判定するために必要な遅延参照パル
スｃを作成するための回路である。この遅延回路
１５の遅延時間τには、被測定パルスの“１”レ
ベルと“０”レベルとの継続時間の短い方の時間
より短い時間が予め定められている。フリツプフ
ロツプ４及び５の出力ｄ及びｅはそれぞれゲート
回路６及び７に加えられ、論理計算されて出力ｆ
及びｇとなる。出力ｆは、信号ｄ、ｅが共に
“１”のとき、即ち、第４図のケースのときに
“１”となる。また、出力ｇは、信号ｄが“０”、
信号ｅが“１”のとき、即ち、ケースのときに
“１”となる。この結果をまとめて第２表に示す。
この出力された信号ｆ、ｇは、Ｄ−フリツプフロ
ツプ８，９，１０，１１で遅延回路１６によりＤ
−フリツプフロツプ４，５及びゲート回路６，７
における遅延時間遅延された参照パルス列のタイ
ミングに読み込まれる。
【表】
このため、出力ｈ（あるいはｊ）は信号ｆ（ある
いはｇ）の現在の状態をそのまま示し、出力ｉ
（あるいはｋ）は１クロツク周期前の時点の状態
を示すこととなる。これにより、ANDゲート１
２の出力ｌは現在がケースで１周期前がケース
のとき、即ち、位相関係の状態がケースから
ケースに変化したときに“１”を出力すること
がわかる。また、ANDゲート１３はANDゲート
１２の場合とは逆に、ケースからケースに変
化したときに“１”を出力する。いいかえれば、
被測定パルスが参照パルスの基準位相より進んだ
ときに出力ｌが“１”になり、遅れたときに出力
ｍが“１”になる。この結果をまとめると第３表
のようになる。第３表において、−は状態ｍ
から状態ｎへ変化した場合を示す。ただし、−
、−の場合を除く。
いはｇ）の現在の状態をそのまま示し、出力ｉ
（あるいはｋ）は１クロツク周期前の時点の状態
を示すこととなる。これにより、ANDゲート１
２の出力ｌは現在がケースで１周期前がケース
のとき、即ち、位相関係の状態がケースから
ケースに変化したときに“１”を出力すること
がわかる。また、ANDゲート１３はANDゲート
１２の場合とは逆に、ケースからケースに変
化したときに“１”を出力する。いいかえれば、
被測定パルスが参照パルスの基準位相より進んだ
ときに出力ｌが“１”になり、遅れたときに出力
ｍが“１”になる。この結果をまとめると第３表
のようになる。第３表において、−は状態ｍ
から状態ｎへ変化した場合を示す。ただし、−
、−の場合を除く。
【表】
第４図は、被測定パルスａと参照パルスｂ及び
遅延参照パルスｃの関係がケース→ケース→
ケース→ケース→ケース→ケースとなつ
た場合の第２図の各部動作波形（ａ〜ｍ及びDL
１６の出力）を示す。この第４図から明らかなよ
うに、ケース→ケースの場合には、被測定パ
ルスａの位相が参照パルスｂの位相より遅れるた
めDOWN信号のｍが立上り（“１”となり）カウ
ンタ１４をカウントダウンすることになる。ケー
ス→ケース→ケースの場合には、被測定パ
ルスａの位相が、参照パルスｂの位相より遅れ続
けるためカウント動作は行なわない。一方、ケー
ス→ケースの場合には、遅れていた被測定パ
ルスａの位相が参照パルスｂの位相より進むため
UP信号のｌが立上り（“１”となり）カウンタ１
４をカウントアツプする。なお、被測定パルスａ
の繰り返し周期の変動は小さいため、ケース→
ケースあるいはケース→ケースのような動
作は発生しない。この信号ｌ、ｍはアツプダウン
カウンタ１４に入力され、カウントされることに
なるが、被測定パルスが参照パルスに比べて１周
期遅れる度にパルス数は一つ減り、１周期進む度
に一つ増すので、被測定パルスと参照パルスのパ
ルス数の差がこのアツプダウンカウンタ１４から
出力されることとなる。 以上述べたように、本発明に係るパルス計数回
路はパルス数に差が生じたときに信号を出力する
部分と、その信号を計数する部分とから構成され
ている。このために、本発明によれば、次の様な
利点及び効果が与えられる。 (1) パルス数差が大きくても、アツプダウンの桁
数だけ大きくすればよいので回路構成が小形に
なる。 (2) 一般にパルス数差信号は、被測定及び参照パ
ルス列の速度に比して大分遅くなるので、低速
のアツプダウンカウンタでよく、廉価でしかも
小形に構成できる。 (3) 高速になつても少数の部品（Ｄ−フリツプフ
ロツプ４，５，８〜１１、ゲート６，７）のみ
を高速化すればよく、また、高速動作時のタイ
ミング調整の必要な個所も少ないので高速動作
に適する。
遅延参照パルスｃの関係がケース→ケース→
ケース→ケース→ケース→ケースとなつ
た場合の第２図の各部動作波形（ａ〜ｍ及びDL
１６の出力）を示す。この第４図から明らかなよ
うに、ケース→ケースの場合には、被測定パ
ルスａの位相が参照パルスｂの位相より遅れるた
めDOWN信号のｍが立上り（“１”となり）カウ
ンタ１４をカウントダウンすることになる。ケー
ス→ケース→ケースの場合には、被測定パ
ルスａの位相が、参照パルスｂの位相より遅れ続
けるためカウント動作は行なわない。一方、ケー
ス→ケースの場合には、遅れていた被測定パ
ルスａの位相が参照パルスｂの位相より進むため
UP信号のｌが立上り（“１”となり）カウンタ１
４をカウントアツプする。なお、被測定パルスａ
の繰り返し周期の変動は小さいため、ケース→
ケースあるいはケース→ケースのような動
作は発生しない。この信号ｌ、ｍはアツプダウン
カウンタ１４に入力され、カウントされることに
なるが、被測定パルスが参照パルスに比べて１周
期遅れる度にパルス数は一つ減り、１周期進む度
に一つ増すので、被測定パルスと参照パルスのパ
ルス数の差がこのアツプダウンカウンタ１４から
出力されることとなる。 以上述べたように、本発明に係るパルス計数回
路はパルス数に差が生じたときに信号を出力する
部分と、その信号を計数する部分とから構成され
ている。このために、本発明によれば、次の様な
利点及び効果が与えられる。 (1) パルス数差が大きくても、アツプダウンの桁
数だけ大きくすればよいので回路構成が小形に
なる。 (2) 一般にパルス数差信号は、被測定及び参照パ
ルス列の速度に比して大分遅くなるので、低速
のアツプダウンカウンタでよく、廉価でしかも
小形に構成できる。 (3) 高速になつても少数の部品（Ｄ−フリツプフ
ロツプ４，５，８〜１１、ゲート６，７）のみ
を高速化すればよく、また、高速動作時のタイ
ミング調整の必要な個所も少ないので高速動作
に適する。
第１図はこの種の回路の従来例を示すブロツク
構成図、第２図は本発明の一実施例を示すブロツ
ク構成図、第３図は入力信号の位相関係を示す
図、第４図は第２図の各部動作波形図の一例を示
す図である。 １……アツプカウンタ、２……ダウンカウン
タ、３……全加算器、４，５……Ｄ−フリツプフ
ロツプ、６，７……ゲート、８，９，１０，１１
……Ｄ−フリツプフロツプ、１２，１３……ゲー
ト、１４……アツプダウンカウンタ、１５，１６
……遅延回路。
構成図、第２図は本発明の一実施例を示すブロツ
ク構成図、第３図は入力信号の位相関係を示す
図、第４図は第２図の各部動作波形図の一例を示
す図である。 １……アツプカウンタ、２……ダウンカウン
タ、３……全加算器、４，５……Ｄ−フリツプフ
ロツプ、６，７……ゲート、８，９，１０，１１
……Ｄ−フリツプフロツプ、１２，１３……ゲー
ト、１４……アツプダウンカウンタ、１５，１６
……遅延回路。
Claims (1)
- 【特許請求の範囲】 １ 繰り返し周期の変動の小さい第１のパルス信
号と前記第１のパルス信号の周波数にほぼ等しい
第２のパルス信号のパルス数の差を計測するパル
ス計数回路において、 前記第２のパルス信号を予め定められた時間遅
延させた第３のパルス信号を発生する手段と、 前記第２、第３のパルス信号の立ち上り時点で
の前記第１のパルス信号の論理レベル（“１”あ
るいは“０”）に対応した論理状態信号を出力す
る手段と、 前記論理状態信号の論理レベル（“１”と
“０”）と測定時点（前記第２及び第３のパルス信
号の立ち上り時点の２点）の組み合わせから生ず
る４つの異つた状態のうちあらかじめ指定された
二つの状態のどれかが起つたことを検出して検出
信号として出力する手段と、 前記検出信号を前記第２のパルス信号の周期の
１周期分だけ保持しておく手段と、 前記検出信号と保持されている１周期前の検出
信号とから前記第１のパルス信号と第２のパルス
信号との位相関係の変化を検出する手段と、 前記第１のパルス信号に対して前記第２のパル
ス信号の位相が一定量だけ増加した時点で計数値
を一つ増加させ、逆に一定量だけ減少した時点で
計数値を一つ減少させる手段と を備えたことを特徴とするパルス計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18563081A JPS5887919A (ja) | 1981-11-19 | 1981-11-19 | パルス計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18563081A JPS5887919A (ja) | 1981-11-19 | 1981-11-19 | パルス計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5887919A JPS5887919A (ja) | 1983-05-25 |
| JPH0340537B2 true JPH0340537B2 (ja) | 1991-06-19 |
Family
ID=16174135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18563081A Granted JPS5887919A (ja) | 1981-11-19 | 1981-11-19 | パルス計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887919A (ja) |
-
1981
- 1981-11-19 JP JP18563081A patent/JPS5887919A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5887919A (ja) | 1983-05-25 |
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