JPS5887919A - パルス計数回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は二つのパルス列間のパルス数の差を計数するパ
ルス計数回路の改良に関する。

この糧の装置の従来例を第１図に示す。この装置は被測
定パルス列と参照パルス列とを比較し、リセット時点を
基準とし、その時点以降の両パルス列のパルス数の差を
計測し、出力するものである。被測定パルス列はアップ
カウンタ１に、参照パルス列はダウンカウンタ２に入力
されてそれぞれのパルス数が計数され、その計数結果は
並列データとして出力される。各々のカウンタからの並
列データは全加算器５に加えられて７ＩＯ３１！された
後に、両パルス列のパルス数差に対応する並列データと
して出力される。このパルス数差計数回路に全く同じ二
つのパルス列を加えた場合には、アツプカウンタ１が一
つ数を増すと、一方のダウンカウンタ２は一つ数を減じ
るので、この結果、全加與器６の計数出力は常に変化し
ないことになる。

しかしながら、被測定パルス列のパルス数が参照パルス
列のパルス数より増大したときには、その増大した分だ
けのパルス数が計数結果として全加算器３より出力され
る。

このようにして被測定パルス列と参照パルス列のパルス
数差が測定されることになるがこの従来例には、次のよ
うな欠点があった。

（１）、測定すべきパルス数差が大きいと、アップカウ
ンタ、ダウンカウンタ、全７ＩＯＳ器ともに大きな桁数
の回路が必要となる。

（２）、パルス列の速度が高速になると、それに応じて
カウンタ、加其器とも高速のものを使わなければガらず
、そのために、あまり高速のパルス列を取り扱うことが
できない。

本発明は従来回路の上記実情に着目してなされたもので
あり、従って本発明の目的は、パルス数の差を求める部
分とそのパルス数差を計数する部分とに分割して構成す
ることにより、従来の上記欠点を改良することができる
新規なパルス計数回路を提供することにある。

本発明の上記目的は、第１のパルス信号と第２のパルス
信号のパルス数の差を計測するパルス計数回路において
、前記第２のパルス信号を一定時間遅延させた第３のパ
ルス信号を発生する手段と、前記第２、第３のパルス信
号の立ち上υ時点での前記第１のパルス信号の論理レベ
ル（１”あるいは０”′）に対応した論理状態信号を出
力する手段と、前記論理状態信号の論理レベルじ１”と
０°′）と測定時点（＠記第２及び第３のパルス信号の
立ち上り時点の２点）の組み合わせから生ずる４つの異
った状態のうちあらかじめ指定された二つの状態のどれ
かが起ったことを検出して検出信号として出力する手段
と、前記検出信号を前記第２のパルス信号の周期の１周
期分だけ保持しておく手段と、前記検出信号と保持され
ている１周期前の検出信号とから前記第１のパルス信号
と第２のパルス信号との位相関係の変化を検出する手段
と、前記第１のパルス信号に対して前記第２のパルス信
号の位相が一定量だけ増加した時点で計数値を一つ増加
させ、逆に一定量だけ減少した時点で計数値を一つ減少
させ名手段とを備えたことを特徴とするパルス計数回路
、によって達成される。

以下本発明をその良好な一実施例について図面を参照し
ながら、詳細に説明する。

第２図に本発明の一実施例を示す。被測定パルス列ａは
二つのＤ−フリップ７０ツブ４．５のデータ端子りに加
えられる。一方参照パルス列すはＤ−７リツプフロツプ
４にはそのままＤ−フリップフロップ５には遅延回路１
５によシ一定時間遅延されてから、それぞれのクロック
端子Ｃに加えられる（ｂ及びＣ）、このときの７リツプ
フロツプ４及び５の出力ｄ及び６は、被測定パルス列ａ
と参照パルス列す及びＣの位相関係によって四つの場合
がある。第５図はその位相関係を説明したものであるが
、参照パルスｂ及びＣが被測定ノ（ルスａの１″の区間
に二つともある場合（ケース■）、片方だけある場合（
ケース■及び■）、両方ともにない場合（ケース■）の
四つの場合となることが示されている。なお、第１表で
この結果が表にまとめられている。

第　　１　　　表 フリップフロップ４及び５の出力ｄ及びｅはそれぞれゲ
ート回路６及び７に加えられ、論理計鼻されて出力ｆ及
び１となる。出力ｆは、信号ｄ、　　ａが共に１１１１
＋のとき、即ち、第４図のケース■のときに１“となる
。また、出力ダは、信号ｄが′０”信号６が１”のとき
、即ち、ケース■のときに“１”となる。この出力され
た信号ｆ、（Ｊは、Ｄ−フリップフロップ８．９．１０
，１１で遅延回路１６によシ遅延された参照パルス列の
タイミングに読み込まれる。

このため、出力ｈ（あるいはｊ）は信号！（あるいはり
の現在の状態をそのまま示し、出力ｉ（あるいはｋ）は
１クロック周期前の時点の状態を示すこととなる。これ
によシ、ＡＮＬ）ゲート１２の出力ｌは現在がケース■
で１周期前がケース■のとき、即ち、位相関係の状態が
ケース■からケース■に変化したときに１”を出力する
ことがわかる。捷た、ＡＮＤゲート１５はＡＮＤゲート
１２の場合とは逆に、ケース■からケース■に変化した
ときに”１”を出力する。いいかえれば、被測定パルス
が参照パルスの基準位相よシ遅れたときに出力ｌが１”
になり、進んだときに出力情が１”になる。

この信号１．ｍはアップダウンカウンタ１４に入力され
、カウントされることになるが、被測定パルスが参照パ
ルスに比べて１周期遅れる度にパルス数は一つ減ｐ、１
周期進む度に一つ増すので、被測定パルスと参照パルス
のパルス数の差がこのアップダウンカウンタ１４から出
力されることとなる。

以上述べたように、本発明に係るパルス計数回路はパル
ス数に差が生じたときに信号を出方する部分と、その信
号を計数する部分とから構成されている。このために、
本発明によれば、次の様な利点及び効果が与えられる。

（１）、パルス数差が大きくても、アップダウンの桁数
だけ大きくすればよいので回路構成が小形になる。

（２）、一般にパルス数差信号は、被測定及び参照パル
ス列の速度に比して大分遅くなるので、低速のアップダ
ウンカウンタでよく、廉価でしかも小形に構成できる。

（３）、高速になっても少数の部品（１）−７リツプフ
ロツプ４．５．８〜１１、ゲート６．７）のみを高速化
すればよく、また、高速動作時のタイミング調整の必要
な個所も少ないので高速動作に適する。

【図面の簡単な説明】

第１図はこの種の回路の従来例を示すブロック構成図、
第２図は本発明の一実施例を示すブロック構成図、＠３
図は入力信号の位相関係を示す図である。 １・・−アップカウンタ、２１１・・ダウンカウンタ、
６・ｅ・全加昇器、４．５・・・Ｄ−フリップフロップ
、６．７・・・ゲート、８．９．１０　。 １１＠・・Ｄ−フリップフロップ ート、１４・−・アップダウンカウンタ、１５、１６１
１番・遅延回路 特許出願人　　　日本電気株式会社 代　理　人　　　弁理士　熊谷雄太部

Claims (1)

【特許請求の範囲】
1. 第１のパルス信号と第２のパルス信号のパルス数の差を
   計測するパルス計数回路において、前記第２のパルス信
   号を一定時間遅延させた第３のノくルス信号を発生する
   手段と、前記第２、第５のノ（ルス信号の立ち上り時点
   での前記第１の）くルス信号の論理レベル（′１”ある
   いは”ｏ”）に対応した論理状態信号を出力する手段と
   、前記論理状態信号の論理レベルじ１′″ど０″）と測
   定時点（前記第２及び第５のパルス信号の立ち上９時点
   の２点）の組み合わせから生ずる４つの異った状態のう
   ちあらかじめ指定された二つの状態のどれかが起ったこ
   とを検出して検出信号として出力する手段と、ｉＩＩ記
   検比検出信号記第２のパルス信号の周期の１周期分だけ
   保持しておく手段と、前記検出信号と保持されている１
   周期前の検出信号とから前記第１のパルス信号と第２の
   パルス信号との位相関係の変化を検出する手段と、前記
   第１のパルス信号に対して前記第２のパルス信号の位相
   が一定量だけ増加した時点で計数値を一つ増加させ、逆
   に一定量だけ減少した時点で計数値を一つ減少させる手
   段とを備えたことを特徴とするパルス計数回路。