KR0139764B1

KR0139764B1 - 펄스발생회로

Info

Publication number: KR0139764B1
Application number: KR1019930012614A
Authority: KR
Inventors: 신이치 기요타
Original assignee: 사토 후미오; 가부시키가이샤 도시바; 나카무라 노부히데; 도시바 에이브이이 가부시키가이샤
Priority date: 1992-07-06
Filing date: 1993-07-06
Publication date: 1998-07-15
Also published as: JPH0629797A; JP2868955B2; KR940003178A; US5402009A

Abstract

본 발명은, 임의로 설정된 시간폭에 따른 펄스를 출력하는 펄스발생회로에 관한 것으로, 게이트수의 삭감에 의해 회로구성을 간소화함과 더불어 게이트 지연시간에 의한 영향을 작게하여 보다 높은 기본 클록주파수에 대응하기 위한 것이다.

본 발명은, 클록신호를 수신하기 위해 연결된 제1단과, 원하는 펄스폭에 대응하는 클록신호의 수를 지시하는 데이터신호를 수신하기 위해 연결된 제2단, 이네이블신호를 수신하기 위해 연결된 제3단, 상기 제2단에 연결된 데이터단과, 상기 제3단에 연결된 이네이블단 및, 상기 제1단에 연결된 클록단을 갖추고, 상기 클록신호와 동기하여 상기 이네이블신호가 수신될 때, 상기 데이터신호에 의해 지시된 클록신호의 수를 카운트 다운함과 더불어 카운트된 수를 지시하는 출력신호를 발생시키는 다운카운터, 상기 제3단에 연결된 이네이블단과, 상기 제1단에 연결된 클록단을 갖추고, 상기 다운카운터에 의한 카운트 다운의 개시를 지시하는 제1상태신호를 출력하고, 상기 제1상태신호가 가변폭 펄스의 시작을 발생시키는데 이용되는 플립플롭 및, 상기 다운카운트로부터의 상기 출력신호를 수신하기 위해 연결되고, 카운트된 수가 특정 수인 것을 상기 출력신호가 지시할 때를 검출하며, 상기 가변폭 펄스의 끝을 지시하는 제2상태신호를 발생시키는 검출회로를 구비하여 구성된 것을 특징으로 한다.

Description

펄스발생회로

제1도는 본 발명의 제1실시예에 따른 펄스발생회로의 구성도,

제2도는 제1실시예에 있어서 N=4비트로 한 경우의 동작을 설명하는 타이밍챠트,

제3도는 본 발명의 제2실시예로서, 제1실시예의 펄스발생회로를 열프린트 헤드(thermal print head) 구동에 적용한 경우의 구성도,

제4도는 제2실시예의 동작을 설명하는 타이밍챠트,

제5도는 종래의 펄스발생회로의 구성도,

제6도는 종래예에 있어서 N=4비트로 한 경우의 동작을 설명하는 타이밍챠트이다.

*도면의 주요부분에 대한 부호의 설명

1 : 프리세트식(클록) 동기형 다운카운터(down counter)

E : 카운트 이네이블신호 입력단자 11 : 펄스발생회로

OR1,OR11,OR12 : OR게이트 NAND1 : NAND게이트(제1논리수단)

AND1 : (AND)게이트 AND2,AND11 : AND게이트

DF1 : D형 플립플롭(제2논리수단) TF1 : T형 플립플롭

101 : 프리세트식 동기형 업카운터(up counter)

102,103 : 동등비교기(equaility comparator)

CLK1 : 클록신호

CLK2 : 클록신호(AND게이트(AND11)출력)

DATA : 입력데이터 SET# : 리세트신호

EN : 카운트 이네이블신호 CO : 카운터의 출력

A : 신호 B : WP1상태신호

C : 제2상태신호 PULSE : 출력펄스

Vcc,VDD : 전원 t_PW1: 클록신호(CLK1)의 펄스폭

t_PW2: 출력펄스의 펄스폭 t_D1~t_D8: 지연시간

13 : 48비트의 멀티플렉서 Z0∼Z47 : AND게이트,

Q1∼Q47 : FET R1∼R47 : 저항,

DATA2 : 데이터 IN : 선택신호,

[산업상의 이용분야]

본 발명은 임의의 설정된 시간폭에 따른 펄스를 출력하는 펄스발생회로에 관한 것으로, 특히 PWM제어를 필요로 하는 시스템 등에 사용되면서 게이트수의 삭감에 의해 회로구성을 간소화함과 더불어 게이트 지연시간에 의한 영향을 작게 하여 보다 높은 기준 클록주파수에 대응할 수 있도록 된 펄스발생회로에 관한 것이다.

[종래의 기술 및 그 문제점]

제5도는 임의로 설정된 시간폭에 따른 펄스를 출력하는 종래의 펄스발생회로의 회로도이고, 또한 제6도는 제5도에 있어서 N=4로 한 경우의 타이밍 챠트이다.

상기 종래의 펄스발생회로는 카운터 이네이블단자를 갖춘 프리세트식 동기형 업카운터(101; 이하, 카운터로 칭함)와, N비트의 2진수 데이터(입력 A 및 B)를 비교하여 A=B인 때에 출력(EQ)을 H레벨로 하는 동등비교기(102,103), OR게이트(OR11,OR12), AND게이트(AND11) 및, T형 플립플롭(TF11)으로 구성되어 있다.

상기 카운터(101)의 비트수에 대해서는 임의의 수를 선택할 수 있지만, 여기서는 설명을 간단히 하기 위해 4비트 카운터를 예로 든다. 즉, 상기 종래예의 펄스발생회로는 주기를 기본단위 시간폭으로 하는 클록신호(CLK1)를 입력함으로써 4비트 업카운터(101)를 동작시키고 있다.

한편, 4[㎲]의 펄스폭을 필요로 하게 되면, 입력데이터(DATA)로서 4₁₆을 인가하고, 클록신호(CLK1)로서 1[㎒](1주기가 1[㎲])의 클록신호를 입력한다. 여기서, 수의 아래첨자 16은 그 수가 16진수인 것을 나타낸다.

상기 카운터(101)의 이네이블신호(EN)를 어써트(assert)로 하여 카운터(101)를 카운트업시켜 가고, 동등비교기(102)에 의해 카운터(101)의 출력(CO)이 0과 동수(同數)로 된 때(카운터 개시시)에 출력(EQ1)을 H레벨로 하며, 동등비교기(103)에 의해 카운터(101)의 출력(CO)이 입력데이터(DATA)와 동수로 된 때에 출력(EQ2)을 H레벨로 하고, 이들의 논리합을 취한 클록신호(CLK2)를 T형 플립플롭(TF11)에 입력함으로써 4[㎲]의 펄스폭의 펄스출력(PULSE)이 얻어진다.

또한, OR게이트(OR11)는 입력데이터(DATA)가 0₁₆인 경우에 클록신호(CLK2)를 L레벨로 고정시키고, 펄스출력(PULSE)이 출력되는 것을 방지하기 위한 것이다.

이와 같은 종래의 펄스발생회로에서는 다음과 같은 문제가 있었다.

(1) 회로규모가 큼.

비교적 회로규모가 크고, 회로규모는 비트수(N)에 비례하여 커지게 된다.

(2) 펄스출력(PULSE)의 펄스폭(t_PW2)에 대한 게이트 지연시간의 영향.

제6도의 타이밍챠트에 있어서, 펄스출력(PULSE)의 펄스폭(t_PW2)은 카운터(101)의 출력(CO)의 변화점을 기준으로 하여 상승 및 하강이 결정된다. 먼저, 상승에 대해서는 카운터 출력 CO=0₁₆으로 변화된 시점으로부터 t_D1과 t_D3및 t_D7의 지연을 갖는 것으로 되고, 또한 하강에 대해서도 카운터 출력 CO=0₁₆으로 변화된 시점으로부터 t_D2,t_D5,t_D8의 지연을 갖는 것으로 된다. 그리고, 각각 3개의 파라메터의 영향을 받게 되고, 그 중에서도 t_D1및 t_D2가 동등비교기(102) 및 동등비교기(103)의 지연시간이며, 게이트 단체(簞體)에 비해 구성상 상당히 커지게 되는 것으로 예상된다.

또한, 동등비교기(102) 및 동등비교기(103)의 출력에 대해 AND게이트(AND11)에 의해 클록신호(CLK1)와의 논리곱을 취한 신호를 T형 플립플롭(TF11)에 대한 입력(CLK2)으로 하기 때문에 t_D1및 t_D3의 지연시간의 합이 클록신호(CLK1)의 펄스폭(t_PW1) 이상으로 되면, 클록신호(CLK2)로 인가되는 H펄스가 출력되지 않게 된다. 또한, t_D2및 t_D5의 지연시간에 대해서도 마찬가지로 고려된다. 따라서, 종래의 펄스발생회로의 최대 동작주파수가 t_WP1t_D1+ t_D3및 t_WP1t_D2+ t_D5의 조건을 만족시키는 것이 필요로 되어 기본 클록주파수가 수 [㎒]정도까지 선택적으로 되는 것으로 고려된다.

[발명의 목적]

본 발명의 상기한 점을 감안하여 발명된 것으로, 게이트수의 삭감에 의해 회로구성을 간소화함과 더불어 게이트 지연시간에 의한 영향을 작게 하여 보다 높은 기본 클록주파수에 대응할 수 있도록 된 펄스발생회로를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명의 제1특징은, 제1도에 나타낸 바와 같이 1개의 카운트 이네이블신호(EN) 입력단자(E)를 구비하면서 1주기를 기본단위 시간폭으로 하는 클록신호(CLK1)에 의해 입력데이터(DATA)를 계수하는 프리세트식 클록동기형 카운터(1)와, 상기 프리세트식 클록동기형 카운터(1)의 출력(CO)을 디코드하여 제1상태신호(B)를 생성하는 제1논리수단(NAND1) 및, 상기 카운트 이네이블신호(EN) 및 상기 클록신호(CLK1)를 기초로 제2상태신호(C)를 생성하는 제2논리수단(DF1)을 구비한 것이다.

본 발명의 제2특징은, 청구항 제1항의 기재의 펄스발생회로에 있어서 상기 제1논리수단(NAND1) 및 제2논리수단(DF1)의 각각의 출력(B) 및 출력(C)의 논리곱을 취하는 게이트(AND1)를 구비하면서 상기 게이트(AND1)로부터 펄스(PULSE)를 출력하는 것이다.

[작용]

상기와 같이 구성된 본 발명의 제1 및 제2 특징의 펄스발생회로에서는, 프리세트식 클록동기형 카운터(1)에 있어서 1주기를 기본단위 시간폭으로 하는 클록신호(CLK1)에 의해 입력데이터(DATA)를 계산하고, 제1논리수단(NAND1)에 의해 프리세트식 클록동기형 카운터(1)의 출력(CO)을 디코드하여 제1상태신호(B)를 생성하며, 또한 제2논리수단(DF1)에 의해 카운트 이네이블신호(EN) 및 클록신호(CLK1)를 기초로 제2상태신호(C)를 생성하고, 또한 게이트(AND1)에 의해 제1논리수단(NAND1) 및 제2논리수단(DF1)의 각각의 출력(B) 및 출력(C)의 논리곱을 취해 펄스출력(PULSE)을 생성하도록 하고 있다.

이와 같이, 예컨대 프리세트식 클록동기형 카운터(1)를 다운카운터로 하고, 출력펄스(PULSE)의 상승에 대해서는 프리세트식 클록동기형 카운터(1)가 이네이블된 후의 최초의 클록신호(CLK1)의 상승을 기준으로 하며, 또한 출력펄스(PULSE)의 하강에 대해서는 프리세트식 클록동기형 카운터(1)의 출력(CO)의 변화점을 기준으로 하여 출력펄스(PULSE)의 펄스폭을 결정하기 때문에 종래와 같이 동등비교기를 필요로 하지 않아 게이트수의 삭감을 수행할 수 있고, 또한 통과 게이트수를 줄임으로써 게이트 지연시간에 대해 영향이 적으면서 최대 기준 클록주파수가 프리세트식 클록동기형 카운터(1)의 최대 동작주파수와 동등하게 되는 펄스발생회로를 실현할 수 있게 된다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 펄스발생회로의 구성도이고, 또한 제2도는 제1도에 있어서 N=4로 한 경우의 타이밍챠트이다.

제1도에 있어서, 본 실시예의 펄스발생회로는 카운터 이네이블신호(EN) 입력단자(E)를 갖추면서 1주기를 기본단위 시간폭으로 하는 클록신호(CLK1)에 의해 입력데이터(DATA)를 계산하는 프리세트식 동기형 다운카운터(1; 이하, 카운터로 칭함)와, 입력데이터(DATA)가 제로가 아닌 때에 H레벨로 되는 신호(A)를 발생시키는 OR게이트(OR1), 카운터(1)의 출력(CO)을 디코드시켜 제1상태신호(B)를 생성하는 NAND게이트(NAND1), 카운터 이네이블신호(EN) 및 상기 클록신호(CLK1)를 기초로 제2상태신호(C)를 생성하는 D형 플립플롭(DF1) 및, 신호(A)와 신호(B) 및 신호(C)의 논리곱을 위한 AND게이트(AND1)로 구성되어 있다.

상기 카운터(1)의 비트수에 대해서는 임의의 수를 선택할 수 있지만, 여기서는 설명을 간단히 하기 위해 4비트 카운터를 예로 든다. 즉, 본 실시예의 펄스발생회로는 주기를 기본단위 시간폭으로 하는 클록신호(CLK1)를 입력함으로써 4비트 다운카운터(1)를 동작시키고 있다.

한편, 출력펄스(PULSE)로 4[㎲]의 펄스폭을 필요로 하면, 입력데이터(DATA)로서 4₁₆을 인가하고, 클록신호(CLK1)로서 1[㎒]의 클록신호를 입력한다.

상기 카운터(1)의 이네이블신호(EN)를 어써트(assert)로 하면, 그 시점으로부터 최초의 클록신호(CLK1)의 상승에 의해 신호(C)가 H레벨로 되어 출력펄스(PULSE)의 상승을 부여하고, 또한 카운터(1)의 출력 CO=F₁₆을 NAND게이트(NAND1)에 의해 디코드하여 신호(B)가 L레벨로 되어 출력펄스(PULSE)의 하강을 부여한다. 또한, 입력데이터(DATA)가 0₁₆인 경우에 OR게이트(OR1)의 출력신호(A)가 L레벨로 되고, 이를 3개의 신호(A,B) 및 신호(C)를 AND게이트(AND1)에 의해 논리곱을 취하면, 펄스폭 t_pw2=4[㎱]의 출력펄스(PULSE)가 얻어진다.

이 경우, 출력펄스(PULSE)의 상승에 영향을 미치는 지연은(제2도참조) t_D3및 t_D4가 고려되고, 마찬가지로 상승에 대해서는 카운터(1)의 출력 CO=F₁₆으로 변화된 시점으로부터 t_D2및 t_D5가 고려된다. 그리고, 상승 및 하강 각각에 대해서 2개의 파라메터의 영향만으로 되어 출력펄스(PULSE)의 펄스폭에 대한 영향이 경감되고 있다.

또한, 종래예와 같이 1쇼트 펄스로 인가되지 않기 때문에 클록신호(CLK1)의 펄스폭(t_pw1)과 지연시간의 관계에 의한 데드포인트(dead point)가 존재하지 않고, 회로구성상의 카운터(1)와 D형 플립플롭(DF1)이 동작하고 있으며, 출력펄스(PULSE)가 얻어지는 회로구성으로 되어 있다. 따라서, 본 실시예의 최대 동작주파수는 구성되어 있는 논리의 프로세스가 모두 동일하면, 가장 낮은 값을 갖는 것으로 고려되는 카운터(1)의 최대 동작주파수와 동등하게 되어 수 10[㎒]의 기본 클록주파수를 선택할 수 있게 된다.

다음에, 제3도는 본 발명의 제2실시예로서, 제1실시예의 펄스발생회로를 열프린트헤드(thermal print head) 구동에 적용한 경우의 구성도를 나타내고, 또한 제4도는 제2실시예의 동작을 설명하는 타이밍챠트이다.

본 실시예는 제1실시예의 펄스발생회로를 이용한 48비트의 저항체를 구동하는 회로이고, 저항체의 예로서는 열헤드(thermal head)가 거론된다.

제1실시예의 펄스발생회로의 회로구성에서는 다운카운터(1)가 계속 동작하기 때문에 몇개의 펄스가 출력됨으로써 신호(B)와 이네이블신호(EN)의 논리곱을 위한 신호를 다운카운터(1)의 이네이블단자(E)에 입력하는 회로구성으로 하고 있다. 이와 같이 함으로써 1펄스만 출력한 후 다음 리세트신호(SET#)가 어써트(L레벨)로 되지 않는 한 회로를 정지시킨 상태로 할 수 있다.

예컨대, 클록신호(CLK1)로 1[㎒]의 클록을 입력하고, 리세트신호(SET#)로 L펄스를 입력하며, 그리고 이네이블신호(EN)를 L레벨로부터 H레벨로 함으로써 입력데이터(DATA)의 4비트의 값에 따른 펄스가 출력된다. 즉, 입력데이터(DATA)가 1₁₆인 경우는 1[㎲], 2₁₆인 경우는 2[㎲], 그리고 A₁₆인 경우는 10[㎲]의 시간폭을 갖는 펄스가 출력된다.

이와 같은 출력펄스(PULSE)가 출력되는 경우, 제3도에 나타낸 바와 같이 48비트의 멀티플렉서(13)와 전단에 AND게이트를 갖춘 48비트의 드라이버를 접속하여 AND게이트(Z0∼Z47)의 필요한 비트에 데이터(DATA2)가 인가되고, 출력펄스(PULSE)를 AND게이트(Z0∼Z47)의 이네이블신호로 하여 입력시킴으로써 임의의 비트의 FETQ1∼FETQ47을 온시킬 수 있게 된다. 한편, IN은 멀티플렉서(13)의 선택신호인 6비트이다.

제4도의 하부에 저항(R1∼R47)의 전압파형을 나타내고 있지만, FETQ1, FETQ2,…의 순서로 온되어 가는 상태를 알 수 있다. 상기 펄스폭은 입력데이터(DATA)로 인가된 값에 따라 결정되고, 또한 온시킨 비트는 멀티플렉서(13)의 선택신호(IN)에 인가된 값에 따라 결정된다.

한편, 본 실시예에서는 48비트의 구성으로 하고 있지만, 이 비트수는 임의의 비트로 할 수 있고, 임의의 비트수를 임의의 시간폭에 의해 온시킬 수 있게 된다. 단, 멀티플렉서(13)는 선택신호(IN)에 입력된 값에 따라 선택된 비트에 대해서만 데이터(DATA2)로 입력된 신호가 추가 출력되고, 그 외의 출력은 모두 L레벨의 상태인 것이 필요하다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 프리세트식 클록동기형 카운터에 있어서 1주기를 기본단위 시간폭으로 하는 클록신호에 의해 입력데이터를 계산하고, 제1논리수단에 의해 프리세트식 클록동기형 카운터의 출력을 디코드하여 제1상태신호를 생성하며, 또한 제2입력수단에 의해 카운트 이네이블신호 및 클록신호를 기초로 제2상태신호를 발생시키고, 또한 게이트에 의해 제1논리수단 및 제2논리수단의 각각의 출력의 논리곱을 취해 펄스출력을 생성하도록 하며, 예컨대 프리세트식 동기형 카운터를 다운카운터로 하여 출력펄스의 상승에 대해서는 프리세트식 클록동기형 카운터가 이네이블된 후의 최초의 클록신호의 상승을 기준으로 하고, 또한 출력펄스의 하강에 대해서는 프리세트식 클록동기형 카운터의 출력의 변화점을 기준으로 하여 출력펄스(PULSE)의 펄스폭을 결정하고 있기 때문에 종래에 비해 게이트의 삭감을 수행할 수 있으며, 또한 통과 게이트수를 줄이는 것에 의해 게이트 지연시간에 대해 영향이 적으면서 최대 기준 클록주파수가 프리세트식 클록동기형 카운터(1)의 동작주파수와 동등하게 되는 펄스발생회로를 제공할 수 있게 된다.

Claims

클록신호를 수신하기 위해 연결된 제1단과, 원하는 펄스폭에 대응하는 클록신호의 수를 지시하는 데이터신호를 수신하기 위해 연결된 제2단, 이네이블신호를 수신하기 위해 연결된 제3단, 상기 제2단에 연결된 데이터단과, 상기 제3단에 연결된 이네이블단 및, 상기 제1단에 연결된 클록단을 갖추고, 상기 클록신호와 동기하여 상기 이네이블신호가 수신될 때, 상기 데이터신호에 의해 지시된 클록신호의 수를 카운트 다운함과 더불어 카운트된 수를 지시하는 출력신호를 발생시키는 다운카운터, 상기 제3단에 연결된 이네이블단과, 상기 제1단에 연결된 클록단을 갖추고, 상기 다운카운터에 의한 카운트 다운의 개시를 지시하는 제1상태신호를 출력하고, 상기 제1상태신호가 가변폭 펄스의 시작을 발생시키는데 이용되는 플립플롭 및, 상기 다운카운트로부터의 상기 출력신호를 수신하기 위해 연결되고, 카운트된 수가 특정 수인 것을 상기 출력신호가 지시할 때를 검출하며, 상기 가변폭 펄스의 끝을 지시하는 제2상태신호를 발생시키는 검출회로를 구비하여 구성된 것을 특징으로 하는 가변폭 펄스를 발생시키기 위한 펄스발생회로.
제1항에 있어서, 상기 특정 수가 제로인 것을 특징으로 하는 가변폭 펄스를 발생시키기 위한 펄스발생회로.
제1항에 있어서, 상기 제1상태신호와 상기 제2상태신호를 수신하기 위해 연결되고, 상기 제1상태신호의 수신에 따라 상기 가변폭 펄스를 시작함과 더불어 상기 제2상태신호의 수신에 따라 상기 가변폭 펄스를 끝내는 펄스발생회로를 더 구비하여 구성된 것을 특징으로 하는 가변폭 펄스를 발생시키기 위한 펄스발생회로.
제3항에 있어서, 상기 플립플롭회로가 D형 플립플롭으로 이루어지고, 상기 검출회로가 NAND게이트로 이루어지며, 상기 펄스발생회로가 AND게이트로 이루어진 것을 특징으로 하는 가변폭 펄스를 발생시키기 위한 펄스발생회로.
제1항에 있어서, 이네이블회로를 더 구비하여 구성되고, 상기 이네이블회로가 상기 이네이블신호를 수신하기 위한 제1입력과, 상기 제2상태신호를 수신하기 위한 제2입력을 갖추며, 상기 이네이블회로의 출력이 상기 제3단에 공급되고, 상기 이네이블회로는 상기 제2상태신호가 수신될 때 상기 제3단에 공급되는 것으로부터 상기 이네이블신호를 방지하는 것을 특징으로 하는 가변폭 펄스를 발생시키기 위한 펄스발생회로.