KR0182679B1 - 에스피엠장치와 피씨엠단간의 정합회로 - Google Patents

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Abstract

본 정합회로는 SPM장치를 이용하여 PCM단을 모니터링할 수 있도록 SPM장치와 PCM단간의 신호를 정합하기 위한 것으로, 본 회로는 PCM단상의 수신신호전송라인과 정합처리를 하는 제1PCM라인 정합부; 송신신호 전송라인과 정합처리를 하는 제2PCM라인 정합부; 제1PCM라인 정합부에서 출력되는 신호를 2048Kbps신호로 변환하는 제1변환부; 제2PCM라인 정합부에서 출력되는 신호를 2048Kbps신호로 변환하기 위한 제2변환부; 제1변환부에서 출력되는 신호를 64Kbps의 신호로 변환시켜 SPM장치로 전송하기 위한 제3변환부; 제2변환부에서 출력되는 신호를 64Kbps신호로 변환시켜 SPM장치로 전송하기 위한 제4변환부; 프레임싱크(FS)신호 클럭신호발생부; 제1 및 제2변환부의 출력을 제어하기 위한 신호를 발생하는 출력제어신호발생부를 포함하도록 구성된다.

Description

에스피엠장치와 피씨엠단간의 정합회로
제1도는 본 발명에 따른 에스피엠장치와 피씨엠단간의 정합회로를 설명하기 위한 블록도.
제2도는 제1도에 도시된 정합회로에 대한 본 발명에 따른 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
100 : SPM(SS7 Signaling Protocol Monitor)장치
101 : CPU(Central Processor Unit)
102 : 클럭신호발생부 110 : 정합회로
120 : PCM(Pulse Code Modulation)단
201 : 제1PCM라인 정합부 202 : 제2PCM라인 정합부
211 : 제1PCM/2048K 변환부 212 : 제2PCM/2048K변환부
221 : 출력제어신호 발생부
231 : 프레임싱크 및 클럭신호 발생부
241 : 2048K/64K변환부
본 발명은 에스피엠장치(이하 SPM장치라고 약함)와 피씨엠(이하 PCM(Pulse Code Modulation)이라고 약함)단간의 정합회로에 관한 것이다.
SPM장치는 SS7(Signaling System No.7) 프로토콜 모니터장치로서, TDX교환시스템에서 이루어지는 신호링크 셋업시 Nailed-up Path경로를 포함한 물리적 경로(No. 7계층중 레벨 1)의 안정성이 보장되어야 하는데 이와 같은 경로(또는 신호링크)상의 신뢰성 및 상태를 효율적으로 모니터하기 위하여 제안된 장치이다. 따라서 이러한 SPM장치는 TDX계열의 No.7 신호링크의 Nailed-up Path를 구성하는 ST( Signalling Terminal)단, 타임스위치단 및 PCM단에 대한 신호링크 신뢰성 및 상태를 모니터할 수 있도록 구현되어 있다. 그러나 이러한 SPM장치를 이용하여 PCM단을 모니터링할 때, 서로 사용가능한 신호포맷이 상이하여 직접 정합할 수 없는 문제가 있었다.
따라서 본 발명의 목적은 SPM장치를 이용하여 PCM단을 모니터링할 수 있도록 SPM장치와 PCM단간의 신호를 정합하기 위한 정합회로를 제공하는데 있다.
본 발명에 따른 장치는, No.7 프로토콜을 모니터링하기 위한 SPM장치와 PCM단간을 정합하기 위한 정합회로에 있어서, PCM단상에 전송되는 수신신호(RX)를 받을 수 있도록 PCM단상의 라인과 정합처리를 하기 위한 제1PCM라인 정합부; PCM단상에 전송되는 송신신호(TX)를 받을 수 있도록 PCM단상의 라인과 정합처리를 하기 위한 제2PCM라인 정합부; 제1PCM라인 정합부에서 출력되는 PCM 수신신호를 2048Kbps신호로 변환하기 위한 제1PCM/2048K변환부; 제2PCM라인 정합부에서 출력되는 PCM송신신호를 2048Kbps신호로 변환하기 위한 제2PCM/2048K변환부;제1PCM/2048변환부에서 전송되는 2048Kbps의 수신신호(RXD)와 제2PCM/2048K변환부에서 전송되는 2048Kbps의 송신신호(TXD)를 64Kbps의 신호로 변환시켜 SPM장치로 전송하기 위한 2048K/64K변환부; SPM장치로부터 전송되는 마스터 클럭신호(MCLK)와 제1 또는 제2PCM/2048K변환부로부터 전송되는 기준클럭신호(RCLK)에 의하여 제1 및 제2PCM/2048K변환부와 2048K/64K변환부로 프레임싱크(FS)신호 및 제1 및 제2소정의 클럭신호를 발생하기 위한 프레임 싱크 및 클럭신호 발생부; 프레임싱크 및 클럭신호발생부로부터 발생되는 제1 및 제2 소정의 클럭신호와 프레임싱크신호 및 SPM장치로부터 제공되는 어드레스/데이타신호에 의하여 제1 및 제2PCM/2048K변환부의 출력을 제어하기 위한 신호를 발생하기 위한 출력제어신호 발생부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.
제1도는 본 발명에 따른 SPM장치와 PCM단간의 정합회로를 설명하기 위한 블록도, SPM장치의 전반적인 기능을 제어하기 위한 CPU(101) 및 메인클럭신호(이하 MCLK라고 약함)발생부(102)를 포함하도록 구성된 SPM장치(100), PCM단(120), SPM장치(100)와 PCM단(120)간의 신호를 정합하기 위한 정합회로(110)로 구성된다.
제2도는 제1도에 도시된 정합회로에 대한 본 발명에 따른 상세회로도로서, PCM단(120)의 수신신호(RX) 전송라인과 정합하기 위한 제1PCM라인 정합부(201), PCM단(120)의 송신신호(TX) 전송라인과 정합하기 위한 제2PCM라인 정합부(202), 제1PCM라인 정합부(201)로부터 전송되는 PCM신호를 2048Kbps로 변환하기 위한 제1PCM/2048K변환부(211), 제2PCM라인 정합부(202)로부터 전송되는 PCM신호를 2048Kbps로 변환하기 위한 제2PCM/2048K변환부(212), 제1 및 제2PCM/2048K변환부(211,212)의 출력을 제어하기 위한 신호를 발생하는 출력제어신호 발생부(221), SPM장치(100)로부터 제공되는 MCLK신호와 제1 및 제2PCM/2048K변환부(211,212)에서 제공되는 기준클럭신호(RCLK)를 입력신호로 하여 2M 및 4M클럭신호와 프레임싱크(FS)신호를 발생하기 위한 프레임싱크 및 클럭신호발생부(231), SPM장치(100)로부터 제공되는 채널정보와 프레임싱크 및 클럭신호발생부(231)로부터 제공되는 클럭신호(2M 및 4M 클럭신호)에 의하여 제1 및 제2PCM/2048K변환부(211,212)에서 제공되는 2048Kbps의 신호를 64Kbps신호로 변환하여 SPM장치(100)로 전송하기 위한 2048K/64K변환부(241)로 구성된다.
그러면 제1도를 참조하여 제2도에 도시된 정합회로의 동작을 상세하게 설명하기로 한다.
제1PCM라인정합부(201)는 PCM단(120)에 구비되어 있는 수신신호(RX) 전송라인을 통해 전송되는 PCMINO+, PCMINO-신호가 정합회로(110)내로 인가되도록 라인정합처리를 한다. 제1PCM라인정합부(201)에서 라인정합처리된 PCM신호는 제1PCM/2048K변환부(211)로 전송된다.
제2PCM라인정합부(202)는 PCM단(120)에 구비되어 있는 송신신호(TX) 전송라인을 통해 전송되는 PCMIN1+, PCMIN-신호가 정합회로(110)내로 인가되도록 라인정합처리를 한다. 이와 같이 라인정합처리된 PCM산호는 제2PCM/2048K변환부(212)로 전송된다.
제1PCM/2048K변환부(211)는 출력제어신호발생부(221)로부터 제공되는 더미(Dummy)신호 CSTLO 0~3와 프레임싱크 및 클럭신호 발생부(231)에서 제공되는 프레임싱크(FS) 및 2M클럭신호에 의해 제어되어 제1PCM라인 정합부(201)로부터 전송된 PCM신호를 2048Kbps의 수신신호(RXD)로 변환하여 출력한다. 출력된 수신신호(RXD)는 후술할 2048K/64K변환부(241)로 전송된다.
제2PCM/2048K변환부(212)는 출력제어신호발생부(221)로부터 제공되는 더미(Dummy)신호 CSTLO 0~3와 프레임싱크 및 클럭신호 발생부(231)에서 제공되는 프레임싱크(FS) 및 2M클럭신호에 의해 제어되어 제1PCM라인 정합부(201)로부터 전송된 PCM신호를 2048Kbps의 송신신호(TXD)로 변환하여 출력한다. 출력된 송신신호(TXD)는 후술할 2048K/64K변환부(241)로 전송된다. 여기서 제1 및 제2PCM/2048K변환부(211,212)는 CEPT(Conference of European Postal and Telecommunications administration) 디지탈 트렁크 송수신기로 구현할 수 있다.
2048K/64K변환부(241)는 상술한 제1 및 제2PCM/2048K변환부(211,212)로부터 전송되는 2048Kbps신호를 64Kbps신호로 변환시켜 출력하는 것으로, 프레임싱크 및 클럭신호발생부(231)에서 출력되는 프레임싱크 및 2M클럭신호에 동기시켜 인가되는 2048Kbps신호를 64Kbps신호로 변환시켜 출력한다. 이 때, 출력되는 64Kbps신호(64Kbps의 클럭신호 및 송수신신호)는 SPM장치(100)내에 구비되어 있는 CPU(101)로부터 제공되는 채널(CH)정보에 해당되는 채널을 이용하여 전송한다. 여기서 2048K/64K변환부(241)는 필드 프로그램가능한 게이트어레이(Field Programmable Gate Array(FPGA))로 구현 가능하다.
프레임싱크 및 클럭신호 발생부(231)는 SPM장치(100)내의 클럭신호 발생부(102)로부터 전송되는 16.384M의 MCLK신호와 제1 및 제2PCM/2048K변환부(211,212)로부터 전송되는 8M의 기준클럭신호(RCLK)를 입력신호로하여 2M와 4M에 해당되는 클럭신호와 프레임싱크(FS)를 발생한다.
출력제어신호 발생부(221)는 SPM장치(100)내의 CPU(101)로부터 제공되는 어드레스/데이타신호와 프레임싱크 및 클럭신호 발생부(231)로부터 전송되는 클럭신호(2M 및 4M 클럭신호)와 프레임싱크신호에 의하여 상술한 CSTLO 0~3의 더미신호를 출력한다.
이상, 상술한 바와 같이 본 발명은 SPM장치가 PCM단에 송수신되는 신호를 모니터링할 수 있도록 SPM장치의 신호와 PCM단의 신호를 정합하기 위한 회로를 제공함으로써, SPM장치가 PCM단에 송수신되는 신호에 대한 모니터링을 원활하게 수행할 수 있는 이점이 있다.

Claims (3)

  1. No.7 프로토콜을 모니터링하기 이한 SPM장치(100)와 PCM단(120)간을 정합하기 위한 정합회로에 있어서, 상기 PCM단(120)상에 전송되는 수신신호(RX)를 받을 수 있도록 상기 PCM단(120)상의 라인과 정합처리를 하기 위한 제1PCM라인 정합부(201); 상기 PCM단(120)상에 전송되는 송신신호(TX)를 받을 수 있도록 상기 PCM단(120)상의 라인과 정합처리를 하기 위한 제2PCM라인 정합부(202); 상기 제1PCM라인 정합부(201)에서 출력되는 PCM 수신신호를 2048Kbps신호로 변환하기 위한 제1PCM/2048K변환부(211); 상기 제2PCM라인 정합부(202)에서 출력되는 PCM송신신호를 2048Kbps신호로 변환하기 위한 제2PCM/2048K변환부(212); 상기 제1PCM/2048K변환부(211)에서 전송되는 2048Kbps의 수신신호(RXD)와 제2PCM/2048K변환부(212)에서 전송되는 2048Kbps의 송신신호(TXD)를 64Kbps의 신호로 변환시켜 상기 SPM장치(100)로 전송하기 위한 2048K/64K변환부(241); 상기 SPM장치(100)로부터 전송되는 마스터 클럭신호(MCLK)와 상기 제1 또는 제2PCM/2048K변환부(211,212)로부터 전송되는 기준클럭신호(RCLK)에 의하여 상기 제1 및 제2PCM/2048K변환부(211,212)와 상기 2048K/64K변환부(241)로 프레임싱크(FS)신호 및 제1 및 제2 소정의 클럭신호를 발생하기 위한 프레임 싱크 및 클럭신호발생부(231); 상기 프레임싱크 및 클럭신호발생부(231)로부터 발생되는 상기 제1 및 제2소정의 클럭신호와 프레임싱크신호 및 상기 SPM장치(100)로부터 제공되는 어드레스/데이타신호에 의하여 상기 제1 및 제2PCM/2048K변환부(211,212)의 출력을 제어하기 위한 신호를 발생하기 위한 출력제어신호 발생부(221)를 포함하는 것을 특징으로 하는 에스피엠장치와 피씨엠단간의 정합회로.
  2. 제1항에 있어서, 상기 2048K/64K 변환부(241)는 필드 프레임가능한 게이트어레이(Field Programmable Gate Array)로 구현되는 것을 특징으로 하는 에스피엠장치와 피씨엠단간의 정합회로.
  3. 제1항에 있어서, 상기 프레임싱크 및 클럭신호발생부(231)에서 발생되는 상기 제1소정의 클럭신호는 2M 클럭신호로 이루어지고, 상기 제2소정의 클럭신호는 4M클럭신호로 이루어지는 것을 특징으로 하는 에스피엠장치와 피씨엠단간의 정합회로.
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