JPH036142A

JPH036142A - フレーム同期方式

Info

Publication number: JPH036142A
Application number: JP1139291A
Authority: JP
Inventors: Atsushi Tsurumi; 篤鶴見; Soichi Shinjo; 新城　壮一; Hirokazu Kobayashi; 博和小林
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 1989-06-02
Filing date: 1989-06-02
Publication date: 1991-01-11
Anticipated expiration: 2009-11-14
Also published as: JPH0691523B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明はフレーム単位で伝送されるデジタルデータ伝
送システムにおける内部同期型のフレーム同期方式に関
する。

（発明の背景および発明が解決しようとする課題）内部同期型のフレーム同期方式では、情報を損なうこと
なしに、同期信号を付加するというそれ自体に難かしさ
を含んでいる。

さらにまた、情報信号と同期パターンとの弁別のために
、ある程度長い同期パターンを必要とする。このため送
信側での同期パターン発生器、たとえばＰＮ符号発生器
、受信側での同期パターン検出回路が大規模なものとな
るという問題点があった。

さらに同期パターンの欠落および擬似パルス発生に対処
するための同期保護回路が必要となり、回路規模がさら
に大きくなるという問題点があった。

この発明は上記の問題点を解消し、情報信号が担ってい
る情報を損なうことなしに、かつ短い同期パターンで正
確にフレーム同期を行なうことができるフレーム同期方
式を提供することを目的とする。

（課題を解決するための手段）この発明のフレーム同期方式は、ＮＲＺ符号のデジタル
データをフレーム単位で伝送するデジタルデータ伝送シ
ステムのフレーム同期方式において、１フレームの先頭
１以上のビットをＲＺ符号の規制性に反するＲＺ符号に
変換してフレーム同期データとし、前記１以上のビット
以外のデータをＲＺ符号に変換をする第１変換手段を送
信側に備え、送信側から送出されたｎ列のＲＺ符号を第
１変換手段による変換と逆の変換をしてＮＲＺ符号に変
換する第２変換手段と、前記ｎ列のＲＺ符号中のフレー
ム同期データの存在時期を検出するｎ個の検出手段とｎ
個の検出手段からの検出出力を受けて多数決判定する多
数決判定手段とを受信側に備え、多数決判定手段の出力
にともなって第２変換出力の変換タイミングを制御する
ことを特徴とするものである。

（作用）この発明は上記の如く構成したため、送信側に入力され
たＮＲＺ符号は、１フレームの先頭ビットはＲＺ符号の
規則性に反するＲＺ符号に変換され、他のビットはＲＺ
符号に変換される。上記規則性に反するＲＺ符号はフレ
ーム同期データとされるため、フレーム同期データは短
かくてすむ。

また、受信側では上記送信側の変換と逆の変換がなされ
るため、受信側からは送信側に入力されたＮＲＺ符号と
同一のビットストリームが出力される。また、送信側か
ら送出されたｎ列のＲＺ符号中のフレーム同期データの
存在時期はそれぞれ検出手段により検出され、検出出力
は多数決判定手段により多数決判定される。この多数決
判定出力にともなって受信側における変換タイミングが
制御される。したがって符号誤り発生による同期データ
の欠落および擬似パルス発生がｎ個の過半数以上同時に
生じない限り、変換タイミングは安定しており、同期保
護がされる。

（実施例）以下、この発明を実施例により説明する。

第１図はこの発明の一実施例の構成を示すブロック図で
あり、第１図（ａ）は送信側を、第１図（ｂ）は受信側
を示している。

送信側においてはＮＲＺ符号のピットストリームでシフ
トレジスタ１に入力される。シフトレジスタ１に入力さ
れるピットストリームは第２図（ａ）に模式的に示す如
くである。

シフトレジスタ１に入力されたピットストリームはシス
テム制御部４から出力される第１クロツク信号に伴って
シフトされる。シフトレジスタ１０所定段を含む３段か
らの出力ＮＲＯ，ＮＲＩ、ＮＲ２およびシステム制御部
４からフレーム周期で現われる指示信号Ｗｓｙｎｃは論
理ゲート回Ｈ２に供給し、ＮＲＺ符号の３ビット信号を
ＲＺ符号形式の６ビツト信号に変換する。シフトレジス
タ１からの出力を模式的に示せば第３図（ａ）に示す如
くである。また支持信号Ｗｓｙｎｃは第２図（ｂ）に示
すタイミングで発生する。第３図（ｂ）は第２図（ｂ）
を再記したものである。このタイミングは１フレームの
３ビツト目（ＮＲＺ符号のデータ基準）すなわちＮＲＯ
，ＮＲＩ、ＮＲ２がａ、ｂ。

Ｃのときに発生する。

第２図および第３図においてｘＸａ、ｂ、ｃは論理″０
”または１１１　ＩＩを示している。

論理ゲート回路２は下記の論理式の如く構成されている
。

ＣＲ０−ＮＲＯ＋ＷＣＲ１＝ＷＣＲ２−ＮＲ１＋ＮＲＯ−ＮＲ２・ＷＣＲ３＝ＮＲＯ−ＷＣＲ４−ＮＲ２ＣＲ５＝ＮＲＯ−ＮＲＩ・ＮＲ２・Ｗである。ここで上記論理式においてＷはＷｓｙｎｃを示
し、データＣＲＯ〜ＣＲ５は論理ゲート回路２から出力
される変換されたデータの各ビットを示しており、第３
図（ｃ）に示す如くである。

論理ゲート回路２から出力されたデータはシフトレジス
タ３に供給し、システム制御部４から出力される第２ク
ロツク信号に伴って、シリアルデータに変換して送出す
る。ここで、第２クロツク信号は第１クロツク信号に同
期し、かつ第１クロツク信号の周波数の２倍の周波数に
設定されている。周波数を２倍にしたのは論理ゲート回
路２においてＮＲＺ符号のビットストリームからＲＺ符
号のビットストリームに変換したためである。

上記の如（構成されたシフトレジスタ１、論理ゲート回
路２およびシフトレジスタ３からなり、かつ共通のシス
テム制御部４で制御される送信側がｎ個設けられている
。

論理ゲート回路２に入力されるＮＲＺ符号のデータＮＲ
Ｏ〜ＮＲ２は、論理ゲート回路２により第１表の左２欄
にて示すように、真中の欄のデータに変換される。第１
表において、（１）〜〔１３行は指示信号Ｗｓｙｎｃが
論理″０°′状態のとき、すなわち１フレームの最初の
３ビツトのビットパターンを示し、（ＩＸ）行目は指示
信号Ｗｓｙｎｃが論理ｕ　１　ｎの状態、すなわち第２
図において指示部分以外の３ビツトのビットパターンを
示している。第１表においてａ、ｂおよびＣは論理ＩＩ
　ＯＩＦまたは論理ｎ　１　ｕを示し、［］ＩＸ行目に
おいてはＣＲＩ、ＣＲ３およびＣＲ５が論理ＩＩ　ＯＩ
ＦとなるのはＮＲＺ符号をＲＺ符号に変換したためであ
る。第１表からも明らかな如くシフトレジスタ３から出
力されるシリアルデータは各フレームの最初の２ビツト
は論理゛１°′であり（〔■〕行目〜〔■〕行目）、各
フレームの最后の１ビツトは論理”　Ｏ”　（（ＩＸ）
行目）であって、第２図（ｃ）に示す如くである。

したがって各フレームの最初の２ビツト″１１”は”１
０”　（１）か”００”（０）で表わされるＲＺ符号の
規則性に違反する。そこで直前フレームの最後の１ビツ
ト”　ｏ　’°と組合わせた”０１１”を同期パターン
とし、情報信号との弁別を行なう。さらに同期パターン
部の情報を損なわないために、フレーム先頭の２ビツト
だけでなく６ビツトが変換された部分（第１図（ｃ）の
”１ｉｘｘｘｘ”）とすることで情報を保持する。ここ
で第１図（ｃ）の先頭第３〜第６ビツト目の”　ｘ　ｘ
　ｘ　ｘ　”は第７番目のビットも考慮に入れて”０１
１”のパターンが表われないように、かつ回路が可能な
限り簡単になるように論理式が設定してあり、情報信号
を保持したまま同期パターン信号を付加することができ
る。

上記によって形成されたシフトレジスタ３からのシリア
ルビットストリームは受信側に伝送される。

つぎに受信側について説明する。

送信側から伝送されて来たシリアルピットストリームは
シフトレジスタ５にて受け、システム制御部１０からの
第２クロツク信号によりシフトしパラレルデータに変換
のうえ、論理ゲート回路６に供給し、論理ゲート回路６
によりＮＲＺ符号の並列３ビツトのデータに変換する。

シフトレジスタ５に入力されるスリアルビットストリー
ムは第２図（ｃ）に示すごと（であり、シフトレジスタ
５から出力されるデータＣＲＯ〜ＣＲ５は第３図（ｄ）
に示す如（である。

論理ゲート回路６の論理式は、論理ゲート回路６で変換
されたデータをＮＲＯ〜ＮＲ２とすれば、ＮＲ２＝ＣＲ
４・ＣＲ１＋ＣＲＯ−ＣＲ１・ＣＲ３ＮＲＩ÷ＣＲ２・
ＣＲ３＋ＣＲＯ・ＣＲＩ・ＣＲ２・ＣＲ３（ＣＲ４・Ｃ
Ｒ５＋ＣＲ４・ＣＲ５）ＮＲ２＝ＣＲ４である。

論理ゲート回路６で変換されたデータＮＲＯ〜ＮＲ２は
第３図（ｆ）に示す如くである。論理ゲート６から出力
されたデータＮＲＯ〜ＮＲ２はシフトレジスタ７に供給
し、システム制御部ｌＯからの第１クロツク信号により
シリアルピットストリームに変換して出力する。

一方、シフトレジスタ５から出力されるデータＣＲＯ−
ＣＲ２はフレーム同期検出回路８に供給してフレーム同
期検出信号を出力させる。

シフトレジスタ５、論理ゲート回路６、シフトレジスタ
７およびフレーム同期検出回路８からなる受信側がｎ個
設けられており、共通のシステム制御部ｌＯで制御する
。各フレーム同期検出回路８からのフレーム同期検出信
号は多数決判定回路９に供給し、多数決判定出力Ｆ　５
ｙｎｃでシステム制御部１０を制御する。

そこで送信側から伝送されてきたシリアルピットストリ
ームがシフトレジスタ５によってシフトされ、論理ゲー
ト回路６によりＮＲＺ符号の３ビツトの並列データに変
換される。ここで論理ゲート回路６は前期した論理式を
満すように構成されており、前期した論理式からも明ら
かな如くフレーム先頭の６ビツトが元のＮＲＺ符号の情
報信号に変換される。すなわち第１表の右２欄にて示す
ように、真中欄のＣＩ）行〜〔４１行に示すＲＺ符号の
入力データが論理ゲート回路６により変換されて、論理
ゲート回路６から左欄の（ｒ）行〜〔４１行に示すＮＲ
Ｚ符号の変換されたデータが出力され、シフトレジスタ
７によってシリアルピットストリームに変換されて出力
される。またフレーム先頭の６ビツト以外に対しては第
１表の真中欄の（ＩＸ）行に示すＲＺ形式の入力データ
が第１表の右横の（ＩＸ）行に示すＮＲＺ符号のデータ
に変換されて出力される。したがって、第１表の左横と
第１表の右横と比較すれば明らかな如く、送信側に入力
されたＮＲＺ符号が第３図軸）に示す如く元のピットス
トリームに変換されて受信側から出力されることになる
。

一方、シフトレジスタ５からの出力ＣＲＯ〜ＣＲ２を受
けたフレーム同期検出回路８は、出力ＣＲＯ−ＣＲ２が
”０１１”のときにフレーム同期検出信号を出力する。

フレーム同期検出信号の発生タイミングは第３図（ｅ）
に示す如くである。各フレーム同期検出回路８から出力
されたフレーム同期検出信号は多数決判定されて、その
結果システムのフレーム同期信号Ｆ　５ｙｎｃとしてシ
ステム制御部１０に供給される。システム制御部１０は
フレーム同期信号Ｆ　５ｙｎｃによって制御され、常に
第３図（ｆ）における論理ゲート回路６からの出力がＮ
ＲＯ〜ＮＲ２がａ〜Ｃとなったタイミングでシフトレジ
スタ７に入力される。したがって、符号誤りによる同期
データの欠落および擬似パルス発生に対する保護動作が
行なわれる。

（発明の効果）以上説明した如く本発明によれば、ＮＲＺ符号とＲＺ符
号との変換およびフレーム同期信号を付加することがで
き、上記変換およびフレーム同期信号付加を、ＲＺ符号
の規則性違反を利用して行なっているため情報を損なう
ことはない。また、付加されたフレーム同期信号を元の
情報信号に戻すためにおよびＲＺ符号をＮＲＺ符号に戻
すために複雑なタイミング回路を必要とせず、簡単な組
合せ論理回路のみで行なえる°、またＰＬＤを利用すれ
ば１個の集積回路のみで済む。

またＲＺ符号の規則性違反を利用して同期パターン信号
を付加するようにしたため、同期パターンのビット数は
少なくて済み、同期パターンの検出も容易に行なうこと
ができる。

またｎ個のフレーム同期検出信号を多数決判定した結果
にしたかって受信側による逆変換のタイミングが制御さ
れて、同期パターンの欠落および擬似パルス発生に対し
て保護がなされる効果もある。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図。第２図および第３図はこの発明の一実施例のフレーム構
成および作用の説明に供する模式図。１．３．５および７・・・シフトレジスタ、２および６
・・・論理ゲート回路、４および１０・・・システム制
御部、８・・・フレーム同期検出回路、９・・・多数決
判定回路。

Claims

【特許請求の範囲】

ＮＲＺ符号のデジタルデータをフレーム単位で伝送する
デジタルデータ伝達システムのフレーム同期方式におい
て、１フレームの先頭１以上のビットをＲＺ符号の規則
性に反するＲＺ符号に変換してフレーム同期データとし
、前記１以上のビット以外のデータをＲＺ符号に変換を
する第１変換手段を送信側に備え、送信側から送出され
たｎ列のＲＺ符号を第１変換手段による変換と逆の変換
をしてＮＲＺ符号に変換する第２変換手段と、前記ｎ列
のＲＺ符号中のフレーム同期データの存在期間を検出す
るｎ個の検出手段とｎ個の検出手段からの検出出力を受
けて多数決判定する多数決判定手段とを受信側に備え、
多数決判定手段の出力にともなって第２変換手段の変換
タイミングを制御することを特徴とするフレーム同期方
式。