JPH036142A - フレーム同期方式 - Google Patents
フレーム同期方式Info
- Publication number
- JPH036142A JPH036142A JP1139291A JP13929189A JPH036142A JP H036142 A JPH036142 A JP H036142A JP 1139291 A JP1139291 A JP 1139291A JP 13929189 A JP13929189 A JP 13929189A JP H036142 A JPH036142 A JP H036142A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- code
- frame synchronization
- data
- converted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 21
- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明はフレーム単位で伝送されるデジタルデータ伝
送システムにおける内部同期型のフレーム同期方式に関
する。
送システムにおける内部同期型のフレーム同期方式に関
する。
(発明の背景および発明が解決しようとする課題)
内部同期型のフレーム同期方式では、情報を損なうこと
なしに、同期信号を付加するというそれ自体に難かしさ
を含んでいる。
なしに、同期信号を付加するというそれ自体に難かしさ
を含んでいる。
さらにまた、情報信号と同期パターンとの弁別のために
、ある程度長い同期パターンを必要とする。このため送
信側での同期パターン発生器、たとえばPN符号発生器
、受信側での同期パターン検出回路が大規模なものとな
るという問題点があった。
、ある程度長い同期パターンを必要とする。このため送
信側での同期パターン発生器、たとえばPN符号発生器
、受信側での同期パターン検出回路が大規模なものとな
るという問題点があった。
さらに同期パターンの欠落および擬似パルス発生に対処
するための同期保護回路が必要となり、回路規模がさら
に大きくなるという問題点があった。
するための同期保護回路が必要となり、回路規模がさら
に大きくなるという問題点があった。
この発明は上記の問題点を解消し、情報信号が担ってい
る情報を損なうことなしに、かつ短い同期パターンで正
確にフレーム同期を行なうことができるフレーム同期方
式を提供することを目的とする。
る情報を損なうことなしに、かつ短い同期パターンで正
確にフレーム同期を行なうことができるフレーム同期方
式を提供することを目的とする。
(課題を解決するための手段)
この発明のフレーム同期方式は、NRZ符号のデジタル
データをフレーム単位で伝送するデジタルデータ伝送シ
ステムのフレーム同期方式において、1フレームの先頭
1以上のビットをRZ符号の規制性に反するRZ符号に
変換してフレーム同期データとし、前記1以上のビット
以外のデータをRZ符号に変換をする第1変換手段を送
信側に備え、送信側から送出されたn列のRZ符号を第
1変換手段による変換と逆の変換をしてNRZ符号に変
換する第2変換手段と、前記n列のRZ符号中のフレー
ム同期データの存在時期を検出するn個の検出手段とn
個の検出手段からの検出出力を受けて多数決判定する多
数決判定手段とを受信側に備え、多数決判定手段の出力
にともなって第2変換出力の変換タイミングを制御する
ことを特徴とするものである。
データをフレーム単位で伝送するデジタルデータ伝送シ
ステムのフレーム同期方式において、1フレームの先頭
1以上のビットをRZ符号の規制性に反するRZ符号に
変換してフレーム同期データとし、前記1以上のビット
以外のデータをRZ符号に変換をする第1変換手段を送
信側に備え、送信側から送出されたn列のRZ符号を第
1変換手段による変換と逆の変換をしてNRZ符号に変
換する第2変換手段と、前記n列のRZ符号中のフレー
ム同期データの存在時期を検出するn個の検出手段とn
個の検出手段からの検出出力を受けて多数決判定する多
数決判定手段とを受信側に備え、多数決判定手段の出力
にともなって第2変換出力の変換タイミングを制御する
ことを特徴とするものである。
(作用)
この発明は上記の如く構成したため、送信側に入力され
たNRZ符号は、1フレームの先頭ビットはRZ符号の
規則性に反するRZ符号に変換され、他のビットはRZ
符号に変換される。上記規則性に反するRZ符号はフレ
ーム同期データとされるため、フレーム同期データは短
かくてすむ。
たNRZ符号は、1フレームの先頭ビットはRZ符号の
規則性に反するRZ符号に変換され、他のビットはRZ
符号に変換される。上記規則性に反するRZ符号はフレ
ーム同期データとされるため、フレーム同期データは短
かくてすむ。
また、受信側では上記送信側の変換と逆の変換がなされ
るため、受信側からは送信側に入力されたNRZ符号と
同一のビットストリームが出力される。また、送信側か
ら送出されたn列のRZ符号中のフレーム同期データの
存在時期はそれぞれ検出手段により検出され、検出出力
は多数決判定手段により多数決判定される。この多数決
判定出力にともなって受信側における変換タイミングが
制御される。したがって符号誤り発生による同期データ
の欠落および擬似パルス発生がn個の過半数以上同時に
生じない限り、変換タイミングは安定しており、同期保
護がされる。
るため、受信側からは送信側に入力されたNRZ符号と
同一のビットストリームが出力される。また、送信側か
ら送出されたn列のRZ符号中のフレーム同期データの
存在時期はそれぞれ検出手段により検出され、検出出力
は多数決判定手段により多数決判定される。この多数決
判定出力にともなって受信側における変換タイミングが
制御される。したがって符号誤り発生による同期データ
の欠落および擬似パルス発生がn個の過半数以上同時に
生じない限り、変換タイミングは安定しており、同期保
護がされる。
(実施例)
以下、この発明を実施例により説明する。
第1図はこの発明の一実施例の構成を示すブロック図で
あり、第1図(a)は送信側を、第1図(b)は受信側
を示している。
あり、第1図(a)は送信側を、第1図(b)は受信側
を示している。
送信側においてはNRZ符号のピットストリームでシフ
トレジスタ1に入力される。シフトレジスタ1に入力さ
れるピットストリームは第2図(a)に模式的に示す如
くである。
トレジスタ1に入力される。シフトレジスタ1に入力さ
れるピットストリームは第2図(a)に模式的に示す如
くである。
シフトレジスタ1に入力されたピットストリームはシス
テム制御部4から出力される第1クロツク信号に伴って
シフトされる。シフトレジスタ10所定段を含む3段か
らの出力NRO,NRI、NR2およびシステム制御部
4からフレーム周期で現われる指示信号Wsyncは論
理ゲート回H2に供給し、NRZ符号の3ビット信号を
RZ符号形式の6ビツト信号に変換する。シフトレジス
タ1からの出力を模式的に示せば第3図(a)に示す如
くである。また支持信号Wsyncは第2図(b)に示
すタイミングで発生する。第3図(b)は第2図(b)
を再記したものである。このタイミングは1フレームの
3ビツト目(NRZ符号のデータ基準)すなわちNRO
,NRI、NR2がa、b。
テム制御部4から出力される第1クロツク信号に伴って
シフトされる。シフトレジスタ10所定段を含む3段か
らの出力NRO,NRI、NR2およびシステム制御部
4からフレーム周期で現われる指示信号Wsyncは論
理ゲート回H2に供給し、NRZ符号の3ビット信号を
RZ符号形式の6ビツト信号に変換する。シフトレジス
タ1からの出力を模式的に示せば第3図(a)に示す如
くである。また支持信号Wsyncは第2図(b)に示
すタイミングで発生する。第3図(b)は第2図(b)
を再記したものである。このタイミングは1フレームの
3ビツト目(NRZ符号のデータ基準)すなわちNRO
,NRI、NR2がa、b。
Cのときに発生する。
第2図および第3図においてxXa、b、cは論理″0
”または111 IIを示している。
”または111 IIを示している。
論理ゲート回路2は下記の論理式の如く構成されている
。
。
CR0−NRO+W
CR1=W
CR2−NR1+NRO−NR2・W
CR3=NRO−W
CR4−NR2
CR5=NRO−NRI・NR2・W
である。ここで上記論理式においてWはWsyncを示
し、データCRO〜CR5は論理ゲート回路2から出力
される変換されたデータの各ビットを示しており、第3
図(c)に示す如くである。
し、データCRO〜CR5は論理ゲート回路2から出力
される変換されたデータの各ビットを示しており、第3
図(c)に示す如くである。
論理ゲート回路2から出力されたデータはシフトレジス
タ3に供給し、システム制御部4から出力される第2ク
ロツク信号に伴って、シリアルデータに変換して送出す
る。ここで、第2クロツク信号は第1クロツク信号に同
期し、かつ第1クロツク信号の周波数の2倍の周波数に
設定されている。周波数を2倍にしたのは論理ゲート回
路2においてNRZ符号のビットストリームからRZ符
号のビットストリームに変換したためである。
タ3に供給し、システム制御部4から出力される第2ク
ロツク信号に伴って、シリアルデータに変換して送出す
る。ここで、第2クロツク信号は第1クロツク信号に同
期し、かつ第1クロツク信号の周波数の2倍の周波数に
設定されている。周波数を2倍にしたのは論理ゲート回
路2においてNRZ符号のビットストリームからRZ符
号のビットストリームに変換したためである。
上記の如(構成されたシフトレジスタ1、論理ゲート回
路2およびシフトレジスタ3からなり、かつ共通のシス
テム制御部4で制御される送信側がn個設けられている
。
路2およびシフトレジスタ3からなり、かつ共通のシス
テム制御部4で制御される送信側がn個設けられている
。
論理ゲート回路2に入力されるNRZ符号のデータNR
O〜NR2は、論理ゲート回路2により第1表の左2欄
にて示すように、真中の欄のデータに変換される。第1
表において、(1)〜〔13行は指示信号Wsyncが
論理″0°′状態のとき、すなわち1フレームの最初の
3ビツトのビットパターンを示し、(IX)行目は指示
信号Wsyncが論理u 1 nの状態、すなわち第2
図において指示部分以外の3ビツトのビットパターンを
示している。第1表においてa、bおよびCは論理II
OIFまたは論理n 1 uを示し、[]IX行目に
おいてはCRI、CR3およびCR5が論理II OI
FとなるのはNRZ符号をRZ符号に変換したためであ
る。第1表からも明らかな如くシフトレジスタ3から出
力されるシリアルデータは各フレームの最初の2ビツト
は論理゛1°′であり(〔■〕行目〜〔■〕行目)、各
フレームの最后の1ビツトは論理” O” ((IX)
行目)であって、第2図(c)に示す如くである。
O〜NR2は、論理ゲート回路2により第1表の左2欄
にて示すように、真中の欄のデータに変換される。第1
表において、(1)〜〔13行は指示信号Wsyncが
論理″0°′状態のとき、すなわち1フレームの最初の
3ビツトのビットパターンを示し、(IX)行目は指示
信号Wsyncが論理u 1 nの状態、すなわち第2
図において指示部分以外の3ビツトのビットパターンを
示している。第1表においてa、bおよびCは論理II
OIFまたは論理n 1 uを示し、[]IX行目に
おいてはCRI、CR3およびCR5が論理II OI
FとなるのはNRZ符号をRZ符号に変換したためであ
る。第1表からも明らかな如くシフトレジスタ3から出
力されるシリアルデータは各フレームの最初の2ビツト
は論理゛1°′であり(〔■〕行目〜〔■〕行目)、各
フレームの最后の1ビツトは論理” O” ((IX)
行目)であって、第2図(c)に示す如くである。
したがって各フレームの最初の2ビツト″11”は”1
0” (1)か”00”(0)で表わされるRZ符号の
規則性に違反する。そこで直前フレームの最後の1ビツ
ト” o ’°と組合わせた”011”を同期パターン
とし、情報信号との弁別を行なう。さらに同期パターン
部の情報を損なわないために、フレーム先頭の2ビツト
だけでなく6ビツトが変換された部分(第1図(c)の
”1ixxxx”)とすることで情報を保持する。ここ
で第1図(c)の先頭第3〜第6ビツト目の” x x
x x ”は第7番目のビットも考慮に入れて”01
1”のパターンが表われないように、かつ回路が可能な
限り簡単になるように論理式が設定してあり、情報信号
を保持したまま同期パターン信号を付加することができ
る。
0” (1)か”00”(0)で表わされるRZ符号の
規則性に違反する。そこで直前フレームの最後の1ビツ
ト” o ’°と組合わせた”011”を同期パターン
とし、情報信号との弁別を行なう。さらに同期パターン
部の情報を損なわないために、フレーム先頭の2ビツト
だけでなく6ビツトが変換された部分(第1図(c)の
”1ixxxx”)とすることで情報を保持する。ここ
で第1図(c)の先頭第3〜第6ビツト目の” x x
x x ”は第7番目のビットも考慮に入れて”01
1”のパターンが表われないように、かつ回路が可能な
限り簡単になるように論理式が設定してあり、情報信号
を保持したまま同期パターン信号を付加することができ
る。
上記によって形成されたシフトレジスタ3からのシリア
ルビットストリームは受信側に伝送される。
ルビットストリームは受信側に伝送される。
つぎに受信側について説明する。
送信側から伝送されて来たシリアルピットストリームは
シフトレジスタ5にて受け、システム制御部10からの
第2クロツク信号によりシフトしパラレルデータに変換
のうえ、論理ゲート回路6に供給し、論理ゲート回路6
によりNRZ符号の並列3ビツトのデータに変換する。
シフトレジスタ5にて受け、システム制御部10からの
第2クロツク信号によりシフトしパラレルデータに変換
のうえ、論理ゲート回路6に供給し、論理ゲート回路6
によりNRZ符号の並列3ビツトのデータに変換する。
シフトレジスタ5に入力されるスリアルビットストリー
ムは第2図(c)に示すごと(であり、シフトレジスタ
5から出力されるデータCRO〜CR5は第3図(d)
に示す如(である。
ムは第2図(c)に示すごと(であり、シフトレジスタ
5から出力されるデータCRO〜CR5は第3図(d)
に示す如(である。
論理ゲート回路6の論理式は、論理ゲート回路6で変換
されたデータをNRO〜NR2とすれば、NR2=CR
4・CR1+CRO−CR1・CR3NRI÷CR2・
CR3+CRO・CRI・CR2・CR3(CR4・C
R5+CR4・CR5)NR2=CR4 である。
されたデータをNRO〜NR2とすれば、NR2=CR
4・CR1+CRO−CR1・CR3NRI÷CR2・
CR3+CRO・CRI・CR2・CR3(CR4・C
R5+CR4・CR5)NR2=CR4 である。
論理ゲート回路6で変換されたデータNRO〜NR2は
第3図(f)に示す如くである。論理ゲート6から出力
されたデータNRO〜NR2はシフトレジスタ7に供給
し、システム制御部lOからの第1クロツク信号により
シリアルピットストリームに変換して出力する。
第3図(f)に示す如くである。論理ゲート6から出力
されたデータNRO〜NR2はシフトレジスタ7に供給
し、システム制御部lOからの第1クロツク信号により
シリアルピットストリームに変換して出力する。
一方、シフトレジスタ5から出力されるデータCRO−
CR2はフレーム同期検出回路8に供給してフレーム同
期検出信号を出力させる。
CR2はフレーム同期検出回路8に供給してフレーム同
期検出信号を出力させる。
シフトレジスタ5、論理ゲート回路6、シフトレジスタ
7およびフレーム同期検出回路8からなる受信側がn個
設けられており、共通のシステム制御部lOで制御する
。各フレーム同期検出回路8からのフレーム同期検出信
号は多数決判定回路9に供給し、多数決判定出力F 5
yncでシステム制御部10を制御する。
7およびフレーム同期検出回路8からなる受信側がn個
設けられており、共通のシステム制御部lOで制御する
。各フレーム同期検出回路8からのフレーム同期検出信
号は多数決判定回路9に供給し、多数決判定出力F 5
yncでシステム制御部10を制御する。
そこで送信側から伝送されてきたシリアルピットストリ
ームがシフトレジスタ5によってシフトされ、論理ゲー
ト回路6によりNRZ符号の3ビツトの並列データに変
換される。ここで論理ゲート回路6は前期した論理式を
満すように構成されており、前期した論理式からも明ら
かな如くフレーム先頭の6ビツトが元のNRZ符号の情
報信号に変換される。すなわち第1表の右2欄にて示す
ように、真中欄のCI)行〜〔41行に示すRZ符号の
入力データが論理ゲート回路6により変換されて、論理
ゲート回路6から左欄の(r)行〜〔41行に示すNR
Z符号の変換されたデータが出力され、シフトレジスタ
7によってシリアルピットストリームに変換されて出力
される。またフレーム先頭の6ビツト以外に対しては第
1表の真中欄の(IX)行に示すRZ形式の入力データ
が第1表の右横の(IX)行に示すNRZ符号のデータ
に変換されて出力される。したがって、第1表の左横と
第1表の右横と比較すれば明らかな如く、送信側に入力
されたNRZ符号が第3図軸)に示す如く元のピットス
トリームに変換されて受信側から出力されることになる
。
ームがシフトレジスタ5によってシフトされ、論理ゲー
ト回路6によりNRZ符号の3ビツトの並列データに変
換される。ここで論理ゲート回路6は前期した論理式を
満すように構成されており、前期した論理式からも明ら
かな如くフレーム先頭の6ビツトが元のNRZ符号の情
報信号に変換される。すなわち第1表の右2欄にて示す
ように、真中欄のCI)行〜〔41行に示すRZ符号の
入力データが論理ゲート回路6により変換されて、論理
ゲート回路6から左欄の(r)行〜〔41行に示すNR
Z符号の変換されたデータが出力され、シフトレジスタ
7によってシリアルピットストリームに変換されて出力
される。またフレーム先頭の6ビツト以外に対しては第
1表の真中欄の(IX)行に示すRZ形式の入力データ
が第1表の右横の(IX)行に示すNRZ符号のデータ
に変換されて出力される。したがって、第1表の左横と
第1表の右横と比較すれば明らかな如く、送信側に入力
されたNRZ符号が第3図軸)に示す如く元のピットス
トリームに変換されて受信側から出力されることになる
。
一方、シフトレジスタ5からの出力CRO〜CR2を受
けたフレーム同期検出回路8は、出力CRO−CR2が
”011”のときにフレーム同期検出信号を出力する。
けたフレーム同期検出回路8は、出力CRO−CR2が
”011”のときにフレーム同期検出信号を出力する。
フレーム同期検出信号の発生タイミングは第3図(e)
に示す如くである。各フレーム同期検出回路8から出力
されたフレーム同期検出信号は多数決判定されて、その
結果システムのフレーム同期信号F 5yncとしてシ
ステム制御部10に供給される。システム制御部10は
フレーム同期信号F 5yncによって制御され、常に
第3図(f)における論理ゲート回路6からの出力がN
RO〜NR2がa〜Cとなったタイミングでシフトレジ
スタ7に入力される。したがって、符号誤りによる同期
データの欠落および擬似パルス発生に対する保護動作が
行なわれる。
に示す如くである。各フレーム同期検出回路8から出力
されたフレーム同期検出信号は多数決判定されて、その
結果システムのフレーム同期信号F 5yncとしてシ
ステム制御部10に供給される。システム制御部10は
フレーム同期信号F 5yncによって制御され、常に
第3図(f)における論理ゲート回路6からの出力がN
RO〜NR2がa〜Cとなったタイミングでシフトレジ
スタ7に入力される。したがって、符号誤りによる同期
データの欠落および擬似パルス発生に対する保護動作が
行なわれる。
(発明の効果)
以上説明した如く本発明によれば、NRZ符号とRZ符
号との変換およびフレーム同期信号を付加することがで
き、上記変換およびフレーム同期信号付加を、RZ符号
の規則性違反を利用して行なっているため情報を損なう
ことはない。また、付加されたフレーム同期信号を元の
情報信号に戻すためにおよびRZ符号をNRZ符号に戻
すために複雑なタイミング回路を必要とせず、簡単な組
合せ論理回路のみで行なえる°、またPLDを利用すれ
ば1個の集積回路のみで済む。
号との変換およびフレーム同期信号を付加することがで
き、上記変換およびフレーム同期信号付加を、RZ符号
の規則性違反を利用して行なっているため情報を損なう
ことはない。また、付加されたフレーム同期信号を元の
情報信号に戻すためにおよびRZ符号をNRZ符号に戻
すために複雑なタイミング回路を必要とせず、簡単な組
合せ論理回路のみで行なえる°、またPLDを利用すれ
ば1個の集積回路のみで済む。
またRZ符号の規則性違反を利用して同期パターン信号
を付加するようにしたため、同期パターンのビット数は
少なくて済み、同期パターンの検出も容易に行なうこと
ができる。
を付加するようにしたため、同期パターンのビット数は
少なくて済み、同期パターンの検出も容易に行なうこと
ができる。
またn個のフレーム同期検出信号を多数決判定した結果
にしたかって受信側による逆変換のタイミングが制御さ
れて、同期パターンの欠落および擬似パルス発生に対し
て保護がなされる効果もある。
にしたかって受信側による逆変換のタイミングが制御さ
れて、同期パターンの欠落および擬似パルス発生に対し
て保護がなされる効果もある。
第1図はこの発明の一実施例の構成を示すブロック図。
第2図および第3図はこの発明の一実施例のフレーム構
成および作用の説明に供する模式図。 1.3.5および7・・・シフトレジスタ、2および6
・・・論理ゲート回路、4および10・・・システム制
御部、8・・・フレーム同期検出回路、9・・・多数決
判定回路。
成および作用の説明に供する模式図。 1.3.5および7・・・シフトレジスタ、2および6
・・・論理ゲート回路、4および10・・・システム制
御部、8・・・フレーム同期検出回路、9・・・多数決
判定回路。
Claims (1)
- NRZ符号のデジタルデータをフレーム単位で伝送する
デジタルデータ伝達システムのフレーム同期方式におい
て、1フレームの先頭1以上のビットをRZ符号の規則
性に反するRZ符号に変換してフレーム同期データとし
、前記1以上のビット以外のデータをRZ符号に変換を
する第1変換手段を送信側に備え、送信側から送出され
たn列のRZ符号を第1変換手段による変換と逆の変換
をしてNRZ符号に変換する第2変換手段と、前記n列
のRZ符号中のフレーム同期データの存在期間を検出す
るn個の検出手段とn個の検出手段からの検出出力を受
けて多数決判定する多数決判定手段とを受信側に備え、
多数決判定手段の出力にともなって第2変換手段の変換
タイミングを制御することを特徴とするフレーム同期方
式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1139291A JPH0691523B2 (ja) | 1989-06-02 | 1989-06-02 | フレーム同期方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1139291A JPH0691523B2 (ja) | 1989-06-02 | 1989-06-02 | フレーム同期方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH036142A true JPH036142A (ja) | 1991-01-11 |
JPH0691523B2 JPH0691523B2 (ja) | 1994-11-14 |
Family
ID=15241865
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1139291A Expired - Lifetime JPH0691523B2 (ja) | 1989-06-02 | 1989-06-02 | フレーム同期方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0691523B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100443881B1 (ko) * | 2000-08-22 | 2004-08-09 | 주식회사 만도 | 쇽업소버의 로드가이드 |
EP1453239A1 (en) * | 2003-02-28 | 2004-09-01 | Alcatel | Packet format with two different line codes and suitable receiver |
US8107578B2 (en) | 2009-04-09 | 2012-01-31 | General Electric Company | System and method for frame synchronization |
-
1989
- 1989-06-02 JP JP1139291A patent/JPH0691523B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100443881B1 (ko) * | 2000-08-22 | 2004-08-09 | 주식회사 만도 | 쇽업소버의 로드가이드 |
EP1453239A1 (en) * | 2003-02-28 | 2004-09-01 | Alcatel | Packet format with two different line codes and suitable receiver |
US8107578B2 (en) | 2009-04-09 | 2012-01-31 | General Electric Company | System and method for frame synchronization |
Also Published As
Publication number | Publication date |
---|---|
JPH0691523B2 (ja) | 1994-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6393082B1 (en) | Signal synchronism detecting circuit | |
JPH02202734A (ja) | 同期式多重化装置のリフレーム回路 | |
JPH036142A (ja) | フレーム同期方式 | |
JPH04137935A (ja) | クロック生成装置とデータ送受信装置及びその方法 | |
JP2947074B2 (ja) | フレーム同期検出回路 | |
JPH0748725B2 (ja) | フレーム同期回路 | |
US5510786A (en) | CMI encoder circuit | |
JPS612440A (ja) | 並列デ−タ伝送装置 | |
JP2546137B2 (ja) | パリティエラーモニタ回路 | |
JP2697552B2 (ja) | 符号誤り検出回路 | |
JP2985560B2 (ja) | データフォーマット変換器 | |
JP3245622B2 (ja) | パターン比較方法 | |
JPH05167647A (ja) | 障害検出機能を有する速度変換装置 | |
JP2576526B2 (ja) | 入出力信号監視回路 | |
SU1520668A1 (ru) | Устройство дл преобразовани последовательного кода в параллельный | |
JPH05199214A (ja) | フレーム同期方法およびフレーム同期回路 | |
JPH06237247A (ja) | データ伝送方式 | |
JPH1155239A (ja) | 保護回路付き同期検出・解除回路 | |
JPS6376641A (ja) | 同期パタ−ン検出回路 | |
JPH0370227A (ja) | フレーム同期回路 | |
JPH04196935A (ja) | 時分割多重化回路 | |
JPH09275422A (ja) | データ伝送装置 | |
JPH05316086A (ja) | クロック乗換回路 | |
JPS6225525A (ja) | 誤り検出符号送出方式 | |
JPS63107241A (ja) | 誤り検出方式 |