JPH0370227A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＰＣＭ通信装置等のディジタル通信装置におけ
るフレーム同期回路に関し、特に高周波のクロック信号
のクロック周期に対して有効なフレーム同期回路に関す
るものである。

［従来の技術］ ディジタル通信装置、特にＰＣＭ通信装置においては、
伝送されるディジタル信号はワードまたはフレーム単位
に多重化されるが、この多重化順序を受信側で正確に識
別するためにはフレーム同期のための手段が必要である
。そして、通常は伝送されるディジタル信号の中にフレ
ーム同期のための特別なパターンがフレーム内の特別な
位置に予め挿入されている。そして、受信側ではこのバ
ターンを検出して受信装置内のタイミング回路をこのパ
ターンに同期させることによりこのフレーム信号の受信
を行っている。

このフレーム同期回路の従来の技術としては、例えば特
公昭５０−１２８５６号公報のフレーム復帰回路がある
。第６図にこの回路のブロック図を示す、同図において
、１．２は入力端子、５はフレームパターン検出回路、
６．１４はゲート、７はタイミング発生回路、８は出力
端子、９はフレームパルス発生回路、ＩＪはフリップフ
ロップ、１２．１３は遅延回路である。また、ａは受信
クロック信号、ｂはフレームパターン検出信号、Ｃはフ
レームパルス信号、ｄはセット信号、ｅは出力パルス信
号、ｆは遅延パルス信号、ｇは入力クロック信号である
。第７図は、このフレーム復帰回路の各部の波形のタイ
ミングチャートである。同図の（１）図〜（７）図はそ
れぞれ各信号３〜ｇのタイミングを示している。

そして、受信パルス信号は入力端子１を介してフレーム
パターン検出回路５に送出される。また、シフトレジス
タやアンド回路で構成されるフレームパターン検出回路
５は、この受信パルス信号を受信して、予め定められた
同期パターンを検出したときフレームパターン検出信号
すを出力する。一方、受信クロック信号ａは、このとき
同時に入力端子２を介し、さらに通常は導通しているゲ
ート６を介してタイミング発生回路７に入力クロック信
号ｇとして送出される。タイミング発生回路７では、こ
の入力クロック信号ｇに応じた種々のタイミングパルス
信号を出力端子８に送出する。また、フレームパルス発
生回路９は、このタイミングパルス信号を入力してフレ
ームパルス信号Ｃをゲート１４に送出する。

一般的には、このような方法で発生されたフレームパル
ス信号Ｃの時間位置は、受信回路の初期状態によって定
まるものであり、フレームパターン検出信号すの時間位
置とは一致しない。このためにフレーム同期が必要とな
る。

次に、第７図のタイミングチャートを参照してその詳細
なタイミング動作を説明する。第７図は、時刻Ｔ５に正
しい同期位置があり、このとき受信側でのフレームパル
ス信号Ｃが時刻Ｔ３で発生した場合のタイミングチャー
トである。時刻Ｔ３で発生したフレームパルス信号Ｃは
、このときフレームパターン検出回路の出力、すなわち
フレームパターン検出信号すが「Ｏ」となっているので
、ゲート１４を介してセット信号ｄとなり、フリップフ
ロップ１１に送出される。この結果、フリップ７０ツブ
１１はセットされる。このときの経路の遅延時間をＤＩ
　、フリップフロップ１１のセット時間をＤ２とすると
、ＤＩ　＋Ｄ２の遅延時間でフリップフロップ１１がセ
ットされることになる。

また、時刻Ｔ５でフレームパターン検出信号すが検出さ
れると、この信号すは遅延回路１３を介してフリップフ
ロップ１１に送出され、この結果フリップフロップ１１
がリセットされることになるが、このときフリップフロ
ップ１１がリセットされるまでの遅延時間Ｄ３は、遅延
回路１３とフリップフロップ１１の応答速度により決定
される。

そして、遅延時間Ｄｌ　＋Ｄ２と遅延時間Ｄ３とが等し
くなるように遅延回路１３を選定すれば、フリップフロ
ップ１■の出力パルス信号ｅのパルス幅は、クロックパ
ルス信号ａのクロック周期の整数倍の時間となり、この
パルス幅はフレームパルス信号Ｃとフレームパターン検
出信号すの時間差に対応する。そして、この出力パルス
信号ｅは遅延回路１２により遅延され遅延パルス信号ｆ
としてゲート６に送出される。

従って、ゲート６を介してタイミング発生回路７に送出
される入力クロック信号ｇは上記時間差に対応するクロ
ック数だけ禁止されることになる。

［発明が解決しようとする課題］ 上述した従来のフレーム同期回路は、入力クロック信号
ｇの禁出タイミングについては次のフレームパルス信号
Ｃが到来するまでの間の任意の時間に行えば良く、回路
の遅延時間がクロック周期に比較して大きい場合でも、
容易にフレームバターンを検出することができたが、こ
のフレーム同期回路内のフレームパターン検出回路５に
おいては、高速クロック信号での動作が要求されており
、高速でかつ、長いフレーム同期パターンのデータを受
信したとき、このデータの中からフレームパターンを検
出することが困難であるという問題があった。また、こ
のような場合、フレームパターン検出回路５の回路規模
が大きくなり、実現性に乏しいという問題もあった。

［課題を解決するための手段］ このような課題を解決するために本発明のフレーム同期
回路は、受信符号列をｌ：ｎに直並列変換するとともに
受信クロックをｎ分周する直並列変換回路と、この直並
列変換回路からの分周されたクロック信号を入力してタ
イミングパルス信号を発生するタイミング発生回路と、
このタイミング発生回路に接続されフレームパルス信号
を発生するフレームパルス発生回路と、直並列変換回路
からのｎ系列のデータを入力してこの直並列変換回路の
初期状態によって異なるｎ種類のフレーム同期パターン
を検出するフレームパターン検出回路と、フレームパル
ス発生回路の出力とフレームパターン検出回路のｎ種類
のフレーム同期パターン出力の論理和出力との時間差だ
けタイミング発生回路へのクロック信号を禁止する遅延
回路と、フレームパターン検出回路のｎ種類のフレーム
パターン出力に応じて直並列変換回路への受信クロック
信号をＯ〜ｎ−１個禁止するクロック禁止回路とを備え
たものである。

［作用］ フレームパターン検出回路は、直並列変換回路により変
換されたｎ系列のデータを受信してｎ種類のフレーム同
期パターンを検出する。そして、クロック禁止回路は、
この検出されたｎ種類のフレームパターンに基づく出力
に応じて直並列変換回路に供給されるクロック信号のク
ロック数をＯ〜ｎ−１個禁止する。

［実施例］ 次に、本発明について図面を参照して説明する。

第１図は本発明のフレーム同期回路の一実施例を示すブ
ロック図である。同図において、第６図の従来のフレー
ム同期回路のブロック図と同等部分は同一符号を付して
その説明を省略する。第１図において、３，１０はゲー
ト、４は直並列変換回路、１５はクロック禁止回路、１
６は遅延回路である。そしてＡは受信パルス信号（受信
符号列〉、Ｂはクロック信号、Ｃ，Ｄはフレーム信号、
Ｅは２分周クロック信号、Ｆは論理和出力信号、Ｇはク
ロックマスク信号である。なお、本実施例の場合の直並
列変換回路４による直並列変換は１：２で行っていて、
フレームパターン検出回路５において検出されるフレー
ム信号Ｃ，Ｄの速度を１／２に落として検出するものと
なっている。

そして、受信パルス信号Ａは、入力端子１を介して直並
列変換回路４に到来し、一方受信りロック信号ａは入力
端子２を介して通常は導通しているゲート３を介し、信
号Ｂとして直並列変換回路４に到来する。直並列変換回
路４ではこの受信パルス信号Ａを２系列に、すなわちフ
レーム信号Ｃ，Ｄに直並列変換するとともにこの受信ク
ロック信号ａも２分周して２分周クロック信号Ｅとし、
これらの信号をフレームパターン検出回路５に送出する
。そして、フレームパターン検出回路５ではこの２分周
クロック信号Ｅに同期して受信したフレーム信号Ｃ，Ｄ
の中からフレームパターンの検出を行う、また、この２
分周クロック信号Ｅはゲート６を介してタイミング発生
回路７にも送出され、タイミング発生回路７ではこの２
分周クロック信号Ｅに基づいて種々のタイミングパルス
信号を発生してフレームパルス発生回路９に送出し、フ
レームパルス発生回路９にフレームパルス信号Ｃを発生
させている。

ところで、一般にｎ系列に直並列変換された出力データ
列は、直並列変換回路４内の分周カウンタの初期状態に
よってｎ通り、すなわちｎ種類存在することになる。フ
レームパターン検出回路５ではｎ種類のフレームパター
ンの全てを検出することにより、直並列変換されたデー
タ列、すなわち本実施例の場合はフレーム信号Ｃ，Ｄの
２系列のデータ中からフレームパルスの位置および直並
列変換回路４の分周カウンタの初期状態を検出すること
ができる。このフレームパルス検出回路５は、ｎ個のシ
フトレジスタおよびアンド回路から構成できるが、本実
施例の場合は上記したように直並列変換を１：２で行っ
ているため２個のシフトレジスタおよびアンド回路から
構成されている。

次に、第２図にこのフレーム同期回路に入力される受信
パルス信号Ａのフレーム構ｒｌｉ図を示す。

同図のＦｌ　、Ｆ２はフレームパルスを示し、Ｂｌ〜Ｂ
６は情報ビットを示している。そして、１フレームは８
ビツトで構成され、フレームパターン１、Ｆ２はフレー
ムの先頭に２ビツト配置されており、残りの６ビツトの
情報ビットＢ１〜Ｂ６が情報伝達するビットである。

また、第３図の（１）図〜４）図は、直並列変換回路４
から変換されて送出されるフレーム信号Ｃ，Ｄのタイミ
ングチャートである。すなわち、第３図の（１）図およ
び（′２図は、それぞれフレーム信号ＡおよびＢが直並
列変換回路４により変換されて送出されるフレーム信号
ＣおよびＤのタイミングチャートであり、第３図の（３
）図およびは）図も同様に、それぞれフレーム信号Ａお
よびＢが直並列変換回路４により変換されて送出される
フレーム信号ＣおよびＤのタイミングチャートを示して
いる。

そして、第２図に示されるようなフレーム構成の受信パ
ルス信号Ａを直並列変換回路４に送出して変換させた場
合、上記したように直並列変換回路４内の分周カウンタ
の初期状態によって２種類のパターンに変換される。す
なわち、第３図の（１）図および（２１図のタイミング
チャートで示されるパターン１と（３）図および（４）
図で示されるパターン２との２種類のフレームパターン
に変換される。

フレームパターン検出回路５では、直並列変換されたデ
ータ列の中からこの２種類のフレームパターンを検出し
てこれを送出する。この結果、従来の例でも述べたよう
に、この検出されて送出されたパターンの論理和出力信
号Ｆとフレームパルス発生回路９から出力されるフレー
ムパルス信号Ｃどの時間差が検出されることにより、こ
の時間差だけタイミング発生回路７に送出される入カク
ロック信号ｇが禁止され、直並列変換されたフレーム信
号Ｃ，Ｄのフレーム同期が確立されることになる。

しかしながら上記したように、直並列変換部４の分周カ
ウンタの初期状態によってフレームパターンが２種類存
在するので、正常なフレーム同期を確立するためには、
クロック禁止回路１５によりフレームパターン検出回路
５で検出され出力されたフレームパターンを入力して、
このパターンに応じて直並列変換回路４へのクロック信
号Ｂを止めるＳＷを行う必要がある。

第４図は、フレームパターン検出回路５が第３図の（１
）図と（３図で示されたパターン１の信号を検出してこ
れを出力したときの各部のタイミングチャートである。

同図の（１）図〜（７）図は、それぞれ各信号Ａ〜Ｇの
タイミングに対応している。このパターン１の場合には
、クロック禁止回路１５では直並列変換回路４へのクロ
ック信号Ｂを禁止する必要はない。

また、第５図は、フレームパターン検出回路５が第３図
の（３）図と（４）図で示されたパターン２の信号を検
出してこれを出力したときの各部のタイミングチャート
である。同図の（１）図〜（７）図は、それぞれ各信号
Ａ〜Ｇのタイミングに対応している。

このパターン２の場合には、クロック禁止回路１５は直
並列変換回路４へのクロック信号Ｂを１パルス禁止する
。

すなわち、クロックパルス禁止回路１５は、検出された
フレームパターンがパターン２であるときは受信クロッ
ク信号を１パルス分マスクしたクロック信号を遅延回路
１６に送出する。そしてこの１パルス分マスクされたク
ロック信号は、遅延回路１６で受信クロック信号ａどの
位相合わせが行われたのち、クロックマスク信号Ｇとし
てゲート３に送出され、この結果ゲート３により直並列
変換回路４へのクロックの禁止が行われる。こうして、
この直並列変換回路４へのクロックの禁止が行われたの
ち、最終的なフレーム同期が確立されることになる。ま
た、このクロック禁止の実行は、フレームパルス信号Ｃ
を検出した時点から次のフレームパルス信号Ｃを検出す
るまでの任意の時間に行えば良い。

以上説明したように、本発明のフレーム同期回路は、直
並列変換回路４で１：２に変換したのち、動作速度を１
／２に落としてフレームパターン検出回路４でフレーム
パターンの検出を行うものである。なお、高速動作回路
として、直並列変換回路４へのクロック信号Ｂを禁止す
るクロック禁止回路１５があるが、クロック信号Ｂを禁
止する動作のみが高速であって、クロック信号Ｂを禁止
する動作を行う時点は、上記したようにフレームパルス
信号Ｃを検出した時点から次のフレームパルス信号Ｃを
検出するまでの任意の時間に行えば良く、設計上の自由
度はかなり高い、このように、本発明のフレーム同期回
路は、高速で動作する回路を最小限に抑えかつ、同期復
帰特性は従来のフレーム同期回路と同等特性となるよう
に構成したものである。

なお、本実施例においては、直並列変換の割合を１：２
としたが、同様に直並列変換の割合を１：ｎとし、動作
速度を１　／　ｎに落としてフレームパターンを検出す
ることも可能である。この場合の直並列変換回路４への
クロック信号Ｂは０〜ｎ−１の範囲で禁止される。

また、直並列変換された後のフレーム同期方式は、本実
施例に限らず従来から使用されている方式、例えば１ビ
ット即時シフト方式等でも可能である。

［発明の効果］ 以上説明したように本発明のフレーム同期回路は、直並
列変換回路により変換されたｎ系列のデータを受信して
ｎ種類のフレーム同期パターンを検出し、この検出され
たｎ種類のフレームパターンに基づく出力に応じて直並
列変換回路に供給されるクロック信号のクロック数を０
〜ｎ−１個禁止するように構成したので、受信符号列の
動作速度を１　／　ｎに落としてフレームパターンの検
出を行うことができ、回路の規模を大きくすることなく
、高速でかつ、長いフレーム同期パターンの受信符号列
データを受信して容易にフレームパターンを検出できる
という効果が得られる。

【図面の簡単な説明】

第１図は本発明のフレーム同期回路の一実施例を示すブ
ロック図、第２図はそのフレーム構成図、第３図〜第５
図はこの動作説明に供するタイミングチャート、第６図
は従来のフレーム同期装置のブロック図、第７図はその
タイミングチャートである。 ３．６，１０．１４・・−・ゲート、４・・・−直並列
変換回路、５・−・−フレームパターン検出回路、７・
・・・タイミング発生回路、９−・・・フレームパルス
発生回路、１１・−・−フリップフロップ、１２，１３
．１６・・・・遅延回路、１５・・・・クロック禁止回
路。

Claims (1)

1. 【特許請求の範囲】 受信符号列を１：ｎに直並列変換するとともに受信クロ
   ックをｎ分周する直並列変換回路と、この直並列変換回
   路からの分周されたクロック信号を入力してタイミング
   パルス信号を発生するタイミング発生回路と、 このタイミング発生回路に接続されフレームパルス信号
   を発生するフレームパルス発生回路と、前記直並列変換
   回路からのｎ系列のデータを入力してこの直並列変換回
   路の初期状態によって異なるｎ種類のフレーム同期パタ
   ーンを検出するフレームパターン検出回路と、 前記フレームパルス発生回路の出力と前記フレームパタ
   ーン検出回路のｎ種類のフレーム同期パターン出力の論
   理和出力との時間差だけ前記タイミング発生回路へのク
   ロック信号を禁止する遅延回路と、 前記フレームパターン検出回路のｎ種類のフレームパタ
   ーン出力に応じて前記直並列変換回路への受信クロック
   信号を０〜ｎ−１個禁止するクロック禁止回路と を備えてなるフレーム同期回路。