JPS6014551A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
- Publication number
- JPS6014551A JPS6014551A JP58122122A JP12212283A JPS6014551A JP S6014551 A JPS6014551 A JP S6014551A JP 58122122 A JP58122122 A JP 58122122A JP 12212283 A JP12212283 A JP 12212283A JP S6014551 A JPS6014551 A JP S6014551A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- station
- signal
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/422—Synchronisation for ring networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は独立同期方式のループ状データ伝送システムに
使用するデータ伝送方式に関する。
使用するデータ伝送方式に関する。
従来、この種の独立同期方式のループ状データ伝送シス
テムに用いるデータ伝送方式において、データ伝送装置
内の通り抜は回路を伝送信号中の各フレームが通過する
ときには、フレームのビットの同期ずれが生じないよう
に考〜、されているが、７レ一ム間に挿入したタイムフ
ィル（特殊なビ・ソトパターン）のビットの同期ずれに
関しては考慮されておらず、同期ずれが生じている。フ
レーム同期で同期をとるようにしても、タイムフィルと
デリミツタ（フレーム中の同期フラグパターン）との区
切れ近傍でビットの同Ｊ！Ｊｌずれが起ることが考えら
れ、フレームの区切れが分り難く、フレームの検出が複
雑になるという欠点がある。
テムに用いるデータ伝送方式において、データ伝送装置
内の通り抜は回路を伝送信号中の各フレームが通過する
ときには、フレームのビットの同期ずれが生じないよう
に考〜、されているが、７レ一ム間に挿入したタイムフ
ィル（特殊なビ・ソトパターン）のビットの同期ずれに
関しては考慮されておらず、同期ずれが生じている。フ
レーム同期で同期をとるようにしても、タイムフィルと
デリミツタ（フレーム中の同期フラグパターン）との区
切れ近傍でビットの同Ｊ！Ｊｌずれが起ることが考えら
れ、フレームの区切れが分り難く、フレームの検出が複
雑になるという欠点がある。
本発明の目的は上述の欠点を除去したデータ伝送方式を
提供することにある。
提供することにある。
本発明の方式は、ａ数のフレーム全含む伝送信号が伝播
するループ状伝送路を介して結合された複数の局間でデ
ータの伝送を行うためのデータ伝送方式において、前方
の局から前記ループ状伝送路を介して前記フレームが与
えられたときには該フレームを自局のクロックに同期さ
せて前記ループ状伝送路を介して後方の局に送出し、前
記ループ状伝送路を介して前記フレームが与えられてい
ないときには自局で生成した予め定めたパターンを自局
のに同期させて前記ループ状伝送路に送出する。
するループ状伝送路を介して結合された複数の局間でデ
ータの伝送を行うためのデータ伝送方式において、前方
の局から前記ループ状伝送路を介して前記フレームが与
えられたときには該フレームを自局のクロックに同期さ
せて前記ループ状伝送路を介して後方の局に送出し、前
記ループ状伝送路を介して前記フレームが与えられてい
ないときには自局で生成した予め定めたパターンを自局
のに同期させて前記ループ状伝送路に送出する。
次に本発明について図面を参照して詳却１に説明する。
第１図を参照すると、本発明が適用されるシステムは、
データ伝送装置１〜４および光フアイバ伝送路１１〜１
４から構成される。
データ伝送装置１〜４および光フアイバ伝送路１１〜１
４から構成される。
第２図を参照すると、本発明の一実施例は、光信号と電
気信号との変換を行う光・電気変換回路３０、光・電気
変換後のクロック信号を伝達するクロック信号＠５１、
光・電気変換後のデータを伝達するデータ信号線５２、
伝送路制御回路３２、伝送路にクロックを送出するため
のクロック信号線５４および伝送路にデータを送出する
ためのデータ信号線５５から構成されている。
気信号との変換を行う光・電気変換回路３０、光・電気
変換後のクロック信号を伝達するクロック信号＠５１、
光・電気変換後のデータを伝達するデータ信号線５２、
伝送路制御回路３２、伝送路にクロックを送出するため
のクロック信号線５４および伝送路にデータを送出する
ためのデータ信号線５５から構成されている。
第３図を参照すると、第２図の伝送路制御回路３２は、
伝送路から与えられる直列受信信号の各フレームを検出
するフレーム検出回路１０１と、検出回路１０１により
検出された直列受信フレームを並列受信フレーム（並列
信号）に変換するシフトレジスタ１０２と、レジスタ１
０３と、受信回路１０４と、送信回路１０５と、並列受
信フレームを他局のデータ伝送装置に送るためのＩＩ”
Ｉ Ｆ ０（ｆｉｒｓｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ
）回路１０６と、受１言信効フリップ７０ッグ１０８お
よび１１６と、ＦＩＦＯ回路１０６の出力データを一時
的に保持するレジスタ１１５と、送信用のクロックを発
生する水晶発振器１０９と、フレームとフレームとの間
に挿入される特殊パターンすなわちタイムフィルを発生
するパターン発生回路１１０と、並列信号から直列信号
に変換するための７７トレジスタ１１１と、送信信号を
一時的に保持するフリップフロップ１１２と、発振器１
０９からのパルスを計数し１バイト毎にパルスを発生す
る分周回路１１３と。
伝送路から与えられる直列受信信号の各フレームを検出
するフレーム検出回路１０１と、検出回路１０１により
検出された直列受信フレームを並列受信フレーム（並列
信号）に変換するシフトレジスタ１０２と、レジスタ１
０３と、受信回路１０４と、送信回路１０５と、並列受
信フレームを他局のデータ伝送装置に送るためのＩＩ”
Ｉ Ｆ ０（ｆｉｒｓｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ
）回路１０６と、受１言信効フリップ７０ッグ１０８お
よび１１６と、ＦＩＦＯ回路１０６の出力データを一時
的に保持するレジスタ１１５と、送信用のクロックを発
生する水晶発振器１０９と、フレームとフレームとの間
に挿入される特殊パターンすなわちタイムフィルを発生
するパターン発生回路１１０と、並列信号から直列信号
に変換するための７７トレジスタ１１１と、送信信号を
一時的に保持するフリップフロップ１１２と、発振器１
０９からのパルスを計数し１バイト毎にパルスを発生す
る分周回路１１３と。
セレクタ１２１および１２２と、レシーバ２０１と、ド
ライバ２０２と、論理積（ＡＮＤ）回路２１１と、入力
クロック信号線３０１と、入力データ線３０２と、バイ
ト受信クロック信号線３０３と、フレーム受信中高レベ
ルとなるフレーム受信信号が与えられる信号線３０５と
、レジスタ１０３から出力される受信信号をバイト単位
にＦＩＦＯ回路１０６に書込むための信号を回路１０６
に与えるためのクロック信号線３０４と、ＦＩＦＯ回路
１０６および分周回路１０７をリセットするための信号
層！３０６と、ＦＩＦＯ回路１０６の出力が有効になっ
たとき信号が与えられる信号線３０７と、ＦＩＦＯ回路
１０６から読出しを行うときのクロックを与えるための
クロックｆ、［ρ３１６と、レジスタ１１１にＦＩＦＯ
回路１０６の内容をセットするためのセレクト信号が与
えられる信号線３０８と、送信回路１０５からの直列送
１ぎ信号が与えられるデータ信号線３１０と、データ信
号線３１０からの送信信号を選択するためのセレクト信
号が与えられる信号＃３０９と、分周回路１１３からバ
イト送信クロックが与えられるクロック信号＋Ｗｊ１３
１３および３２１と、送信クロックを送出するクロック
信号５３１１と、シフトレジスタＩｌｌからの信号が与
えられるデータ信号線３１２と、ｉ’ＩＦＯ回路１０６
の内容が乗るデータ信号線群３１４と、レジスタ１１５
の出力であるデータ信号線群３１５とから構成される。
ライバ２０２と、論理積（ＡＮＤ）回路２１１と、入力
クロック信号線３０１と、入力データ線３０２と、バイ
ト受信クロック信号線３０３と、フレーム受信中高レベ
ルとなるフレーム受信信号が与えられる信号線３０５と
、レジスタ１０３から出力される受信信号をバイト単位
にＦＩＦＯ回路１０６に書込むための信号を回路１０６
に与えるためのクロック信号線３０４と、ＦＩＦＯ回路
１０６および分周回路１０７をリセットするための信号
層！３０６と、ＦＩＦＯ回路１０６の出力が有効になっ
たとき信号が与えられる信号線３０７と、ＦＩＦＯ回路
１０６から読出しを行うときのクロックを与えるための
クロックｆ、［ρ３１６と、レジスタ１１１にＦＩＦＯ
回路１０６の内容をセットするためのセレクト信号が与
えられる信号線３０８と、送信回路１０５からの直列送
１ぎ信号が与えられるデータ信号線３１０と、データ信
号線３１０からの送信信号を選択するためのセレクト信
号が与えられる信号＃３０９と、分周回路１１３からバ
イト送信クロックが与えられるクロック信号＋Ｗｊ１３
１３および３２１と、送信クロックを送出するクロック
信号５３１１と、シフトレジスタＩｌｌからの信号が与
えられるデータ信号線３１２と、ｉ’ＩＦＯ回路１０６
の内容が乗るデータ信号線群３１４と、レジスタ１１５
の出力であるデータ信号線群３１５とから構成される。
第４図を参照すると、本発明に適用されるフレームは、
’０１１１１１１０’のフラグパターンＦ、送信先のア
ドレスＤＡ、送信元のアドレスＳ／Ａ 、 ｆｌｔｌＪ
御情報Ｃ，データ情報■およびフレームチェックシーケ
ンスでフレームが正しく転送されたかどうかチェックす
るだめの巡回冗長検査ピッ） Ｆ ＣＳから構成されて
いる。データ情報■は省略されることもある。
’０１１１１１１０’のフラグパターンＦ、送信先のア
ドレスＤＡ、送信元のアドレスＳ／Ａ 、 ｆｌｔｌＪ
御情報Ｃ，データ情報■およびフレームチェックシーケ
ンスでフレームが正しく転送されたかどうかチェックす
るだめの巡回冗長検査ピッ） Ｆ ＣＳから構成されて
いる。データ情報■は省略されることもある。
次に本実施例の動作について説明する。
まず、データ伝送装置４からデータ伝送装置３宛にフレ
ームを転送するときのデータ伝送装置ｌ内の第１の動作
について説明する。）光フアイバ伝送路１４から与えら
れた光信号は光・電気変換回路３０で光信号から電気信
号に変換され、受信クロックおよび受信フレームがそれ
ぞれクロック線５１およびデータ線５２に出力される。
ームを転送するときのデータ伝送装置ｌ内の第１の動作
について説明する。）光フアイバ伝送路１４から与えら
れた光信号は光・電気変換回路３０で光信号から電気信
号に変換され、受信クロックおよび受信フレームがそれ
ぞれクロック線５１およびデータ線５２に出力される。
受信フレームは受信クロックに基づいてシフトレジヌタ
１０２に１ピツトづつシフトしながらセットされていき
、同時にフレーム検出回路１０１がフラグパターンを検
出すると信号線３０５にフレーム受信信号を送出すると
ともにフレーム受信信号の立上り時に匙の分周回路１０
７をリセットするの（で十分なパルスを信号線３０６に
出力する。このあと、分ＩＭ回路１０７から出力される
クロックに基づいて受信フレームがバイト単位でＦＩＦ
Ｏ回路１０６に書き込まれる。ＦＩＦＯ回路１０６はデ
ータ送出可能状態（フラグパターンＦがデータ線３ ｔ
４に乗っけ信号線３０７の高レベル信号によりセント
されるとともに７ラグパターンＦがレジスタ１１５に格
納される。さらに、次のバイト送信クロックパルスが送
出されると、フリップ７０ツブ１０８の出力によりフリ
ップ７０ツブ１１６がセットされるとともに信号線３１
６を介してバイト送信クロックパルスがＦＩＦＯ回路１
０６に与えられる。これに応答して、信号線群３１４に
は受信フレーム中の送信先アドレスＤＡが乗る。データ
３１５にはフラグパターンＦが乗っている。フリップフ
ロップ１１６がセットされ高レベル信号を信号線３０８
に出力すると、これによりセレクタ１２１はデータ線群
３１５を選択し、信号＃ｉ！３２１から与えられるバイ
ト送信クロックに同期してフラグパターンＦがレジスタ
１１１に格納される。このとき、信号＃’ｉｌ ３１３
および３１６ｉ介してバイト送信クロックパルスがＦＩ
ＦＯ回路に与えられ、送信先アドレスＤＡおよび送信元
アドレスＳＡがそれぞれデータ線群３１５および３１４
に乗る。一方、レジスタ１１１に格納された内容は、発
振器１０９からの送信クロックに同期してｌビットずつ
シフトアウトされセレクタ１２２ｅ介してフリソゲ７０
ツブ１１２にセットされ、さらに、ドライバ２０２およ
び光・電気変換回路３１を介して伝送路１１に送出され
る。
１０２に１ピツトづつシフトしながらセットされていき
、同時にフレーム検出回路１０１がフラグパターンを検
出すると信号線３０５にフレーム受信信号を送出すると
ともにフレーム受信信号の立上り時に匙の分周回路１０
７をリセットするの（で十分なパルスを信号線３０６に
出力する。このあと、分ＩＭ回路１０７から出力される
クロックに基づいて受信フレームがバイト単位でＦＩＦ
Ｏ回路１０６に書き込まれる。ＦＩＦＯ回路１０６はデ
ータ送出可能状態（フラグパターンＦがデータ線３ ｔ
４に乗っけ信号線３０７の高レベル信号によりセント
されるとともに７ラグパターンＦがレジスタ１１５に格
納される。さらに、次のバイト送信クロックパルスが送
出されると、フリップ７０ツブ１０８の出力によりフリ
ップ７０ツブ１１６がセットされるとともに信号線３１
６を介してバイト送信クロックパルスがＦＩＦＯ回路１
０６に与えられる。これに応答して、信号線群３１４に
は受信フレーム中の送信先アドレスＤＡが乗る。データ
３１５にはフラグパターンＦが乗っている。フリップフ
ロップ１１６がセットされ高レベル信号を信号線３０８
に出力すると、これによりセレクタ１２１はデータ線群
３１５を選択し、信号＃ｉ！３２１から与えられるバイ
ト送信クロックに同期してフラグパターンＦがレジスタ
１１１に格納される。このとき、信号＃’ｉｌ ３１３
および３１６ｉ介してバイト送信クロックパルスがＦＩ
ＦＯ回路に与えられ、送信先アドレスＤＡおよび送信元
アドレスＳＡがそれぞれデータ線群３１５および３１４
に乗る。一方、レジスタ１１１に格納された内容は、発
振器１０９からの送信クロックに同期してｌビットずつ
シフトアウトされセレクタ１２２ｅ介してフリソゲ７０
ツブ１１２にセットされ、さらに、ドライバ２０２およ
び光・電気変換回路３１を介して伝送路１１に送出され
る。
フレーム検出回路１０１が各フレームの後側の７ラグパ
ターンを検出すると、この後」りのフラグパターンがＦ
ＩＦＯ回路１０６に格納されるのを待って、信号１１６
Ｎ ３０５に低レベル信号を出力し、次ると、信号線３
０７に低レベル信号が出力され、フリップフロップ１０
８がリセットされる。後側のフラグパターンがレジスタ
１１１に格納されたとき、セレクタ１２１は出力として
パターン発生回路１１０で発生するパターンデータの方
を選択する。また、自局からフレームを伝送路に送出し
たいときには、送信回路１’ ０５から信号＝３ｏ９を
介してセレクタ１２２にセレノ２＝号を送出すれば、デ
ータＭＪ３１０が選択される。通常は、データ線３１２
が選択されている。したがってフレームの送受信動作を
行っていない場合には、データ伝送装置１内のパターン
発生回路１１０からタイムフィルパターンデータが水晶
発振器１０９かきに初めて、ＦＩＦＯ回路１０６を動作
させる。
ターンを検出すると、この後」りのフラグパターンがＦ
ＩＦＯ回路１０６に格納されるのを待って、信号１１６
Ｎ ３０５に低レベル信号を出力し、次ると、信号線３
０７に低レベル信号が出力され、フリップフロップ１０
８がリセットされる。後側のフラグパターンがレジスタ
１１１に格納されたとき、セレクタ１２１は出力として
パターン発生回路１１０で発生するパターンデータの方
を選択する。また、自局からフレームを伝送路に送出し
たいときには、送信回路１’ ０５から信号＝３ｏ９を
介してセレクタ１２２にセレノ２＝号を送出すれば、デ
ータＭＪ３１０が選択される。通常は、データ線３１２
が選択されている。したがってフレームの送受信動作を
行っていない場合には、データ伝送装置１内のパターン
発生回路１１０からタイムフィルパターンデータが水晶
発振器１０９かきに初めて、ＦＩＦＯ回路１０６を動作
させる。
なお、パターン発生回路１１０のタイムフィルパターン
としては例えば’１１１１１１１１．と’（１００００
０００’との繰返しが使用される。
としては例えば’１１１１１１１１．と’（１００００
０００’との繰返しが使用される。
次にデータ伝送装置４からデータ伝送装置１宛にフレー
ムを転送するときのデータ伝送装置１の第２の動作につ
いて説明する。上述の動作と違うところは、フレーム検
出回路′１０１によりフラグパターンが検出されると信
号線３０５にρ；レベルのフレーム受信信号が発生する
が、送信先アドレスＤＡ’が自局宛になっていることが
フレーム検出回路１０１によシ検出されると、信号線３
０５の信号をすぐに低レベルにするとともに信月線：３
０６にパルスを送出してＪＩ’ＩＦ’Ｕ回路１ （１６
’ｉミリセットる点である。これらの結果、信号線３０
８が高レベルとならないので、パターン発生回路１１０
からタイムフィルパターンが伝送路１１に水晶発振器１
０９からのクロックに同期して送出される。
ムを転送するときのデータ伝送装置１の第２の動作につ
いて説明する。上述の動作と違うところは、フレーム検
出回路′１０１によりフラグパターンが検出されると信
号線３０５にρ；レベルのフレーム受信信号が発生する
が、送信先アドレスＤＡ’が自局宛になっていることが
フレーム検出回路１０１によシ検出されると、信号線３
０５の信号をすぐに低レベルにするとともに信月線：３
０６にパルスを送出してＪＩ’ＩＦ’Ｕ回路１ （１６
’ｉミリセットる点である。これらの結果、信号線３０
８が高レベルとならないので、パターン発生回路１１０
からタイムフィルパターンが伝送路１１に水晶発振器１
０９からのクロックに同期して送出される。
また、送信先が伝送路上から自分宛のフレームを消去す
るのではなく送信元が消去するような方式では、送信先
データ伝送装置は、〕し・−ム内の送信先アドレス］）
Ａが自局宛になっていても上述の第２の動作を行わず、
第１の動作を行ってこのフレームを通過させ送信元デー
タ伝送装置に送ればよい。送信元データ伝送装置は、フ
レーム内の送信元アドレスＳＡが自局発になってしまた
ら、上述の′ｊＪ′ＪＪ２の動作を行う。
るのではなく送信元が消去するような方式では、送信先
データ伝送装置は、〕し・−ム内の送信先アドレス］）
Ａが自局宛になっていても上述の第２の動作を行わず、
第１の動作を行ってこのフレームを通過させ送信元デー
タ伝送装置に送ればよい。送信元データ伝送装置は、フ
レーム内の送信元アドレスＳＡが自局発になってしまた
ら、上述の′ｊＪ′ＪＪ２の動作を行う。
本実施例でｕ、ＦＩＦＯ回路の容１ｔ％’ ７ｆ Ｉ
／＜イトとしたが、４ビツト、１０ビット貫だｊ４１５
ピット単位等に分割してもよい。捷だ、伝送路は１ぢク
テソトを８ビット単位として者えたか、４余中に符号変
換回路を挿入し、１０ビｙ ｔ−１だけ１６ビノト等に
してもよい。さらに、本実嬶例では、光ファイバおよび
光・’Ｉｌｌ、気変換回路を用いているが、伝送路とし
て同軸ケーブル等を使用するときには光・電気変換回路
は不要である。
／＜イトとしたが、４ビツト、１０ビット貫だｊ４１５
ピット単位等に分割してもよい。捷だ、伝送路は１ぢク
テソトを８ビット単位として者えたか、４余中に符号変
換回路を挿入し、１０ビｙ ｔ−１だけ１６ビノト等に
してもよい。さらに、本実嬶例では、光ファイバおよび
光・’Ｉｌｌ、気変換回路を用いているが、伝送路とし
て同軸ケーブル等を使用するときには光・電気変換回路
は不要である。
本実施例を使用して独立同期方式のループ送路を設計す
るときには、最大のフレームの長さど、各データ伝送装
置で使用する水晶発振器の位相の誤差とを考えればよい
。例えげ、位相の誤差が１０−４ で最大のフレームの
長さが４ １＜、 １．３ （キロバイト）でちれν″
ｌ：、ＦＩＦＯ回路苅過中におＩｄるビットのずれは、
約±４ビット（４ｘｔ０２４ｘ８刈」 ）であるので、
ＦＩＦＯ回路にはこのビットのずれを吸収できる容＃を
持たせればよい。
るときには、最大のフレームの長さど、各データ伝送装
置で使用する水晶発振器の位相の誤差とを考えればよい
。例えげ、位相の誤差が１０−４ で最大のフレームの
長さが４ １＜、 １．３ （キロバイト）でちれν″
ｌ：、ＦＩＦＯ回路苅過中におＩｄるビットのずれは、
約±４ビット（４ｘｔ０２４ｘ８刈」 ）であるので、
ＦＩＦＯ回路にはこのビットのずれを吸収できる容＃を
持たせればよい。
以上、本発明には、ループ状伝送路にビットの同期ずれ
かないフレームとタイムフィルとを送出できデータ伝送
装置の送受信部での同期ずれを考慮する必要がないとい
う効果がある。
かないフレームとタイムフィルとを送出できデータ伝送
装置の送受信部での同期ずれを考慮する必要がないとい
う効果がある。
第１図は本発明が適用されるループ状伝送システムを示
す図、第２図は本発明に用いる基本構成を示す図、第３
図は第２図の伝送制御回路の構成を示す図、第４図は本
発明に用いる一般的なフレームの形式を示す図である。 第１図から第３図において、１〜４・・・・・・データ
伝送装置、１１〜１４・・・・・・伝送路、３０・・・
・・・光電気変換回路、３２・・・・・・伝送路制御回
路、１０１・・・・・・フレーム検出回路、１０２，１
０３，Ｉｌｌ，１１５・・・・・・レジスタ、１０４・
・・・・・受信回路、１０５・・・・・・送信回路、１
０６・・・・・・ＰＩＦ’Ｕ回路、１０７，１１３・・
・・・・分周回路、１０８，１１２，１１６・・“°°
°フリップフロップ、１０９・・・・・・水晶発振器、
】１０・・・・・パターン発生回路，１２１，１２２・
・・・・・セＶ’）夕，２０１・・・・・・レシーバ、
２０２・・・・・・ドライバ、２１１・・・・・・ＡＮ
Ｄ回路、３０１，３０３，３０４，３１１，３１３，５
１。 ５４・・・・・・クロック信号線、３０２，３１０，３
１２，３１４、３１５，５２．５５・・・・・・データ
信号線、３０５〜，３０９。 ３２１・・・・・・信号線。 、づ 第 ｌ 図 第ｚ図
す図、第２図は本発明に用いる基本構成を示す図、第３
図は第２図の伝送制御回路の構成を示す図、第４図は本
発明に用いる一般的なフレームの形式を示す図である。 第１図から第３図において、１〜４・・・・・・データ
伝送装置、１１〜１４・・・・・・伝送路、３０・・・
・・・光電気変換回路、３２・・・・・・伝送路制御回
路、１０１・・・・・・フレーム検出回路、１０２，１
０３，Ｉｌｌ，１１５・・・・・・レジスタ、１０４・
・・・・・受信回路、１０５・・・・・・送信回路、１
０６・・・・・・ＰＩＦ’Ｕ回路、１０７，１１３・・
・・・・分周回路、１０８，１１２，１１６・・“°°
°フリップフロップ、１０９・・・・・・水晶発振器、
】１０・・・・・パターン発生回路，１２１，１２２・
・・・・・セＶ’）夕，２０１・・・・・・レシーバ、
２０２・・・・・・ドライバ、２１１・・・・・・ＡＮ
Ｄ回路、３０１，３０３，３０４，３１１，３１３，５
１。 ５４・・・・・・クロック信号線、３０２，３１０，３
１２，３１４、３１５，５２．５５・・・・・・データ
信号線、３０５〜，３０９。 ３２１・・・・・・信号線。 、づ 第 ｌ 図 第ｚ図
Claims (2)
- （１） 複数のフレームを含む伝送信号が伝播するルー
プ状伝送路を介して結合された複数の局間でデータの伝
送を行うだめのデータ伝送方式において、前方の局から
前記ループ状伝送路を介して前記フレームが与えられた
ときには該フレームを自局のクロックに同期させて前記
ループ状伝送路を介して後方の局に送出し、前記ループ
状伝送路を介して前記フレームが与えられていないとき
には自局で生成した予め定めたパターンを自局のクロッ
クに同期させて前記ループ状伝送路に送出することを特
徴とするデータ伝送方式。 - （２）前方の局からの前記７レームが自局宛であるとき
にｌ−ｉ、′＃ｇ、フレームの後方の局への送出は行わ
ずに前記予め定め°たパターンを自局のクロックに（３
）前方の局からの前記フレームが自局宛でありかつ自局
が送出したフレームであるときは該フレームの後方の局
への送出は行わずに前記予め定めたパターンを自局のク
ロックに同期させて前記後方の局に送出すること１＆：
、特徴とする特許請求の範囲第（１）項記載のデータ伝
送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122122A JPS6014551A (ja) | 1983-07-05 | 1983-07-05 | デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58122122A JPS6014551A (ja) | 1983-07-05 | 1983-07-05 | デ−タ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014551A true JPS6014551A (ja) | 1985-01-25 |
| JPH0514455B2 JPH0514455B2 (ja) | 1993-02-25 |
Family
ID=14828159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58122122A Granted JPS6014551A (ja) | 1983-07-05 | 1983-07-05 | デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014551A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086946A (ja) * | 1983-10-18 | 1985-05-16 | Yokogawa Hokushin Electric Corp | ル−プ形デ−タ通信システム |
| JPH02161849A (ja) * | 1988-12-14 | 1990-06-21 | Nec Corp | データ伝送方式 |
| US6070482A (en) * | 1997-04-21 | 2000-06-06 | Nidec Copal Corporation | Gear module |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623053A (en) * | 1979-08-01 | 1981-03-04 | Hitachi Ltd | Communication system of loop shape |
-
1983
- 1983-07-05 JP JP58122122A patent/JPS6014551A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623053A (en) * | 1979-08-01 | 1981-03-04 | Hitachi Ltd | Communication system of loop shape |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086946A (ja) * | 1983-10-18 | 1985-05-16 | Yokogawa Hokushin Electric Corp | ル−プ形デ−タ通信システム |
| JPH0142177B2 (ja) * | 1983-10-18 | 1989-09-11 | Yokogawa Electric Corp | |
| JPH02161849A (ja) * | 1988-12-14 | 1990-06-21 | Nec Corp | データ伝送方式 |
| US6070482A (en) * | 1997-04-21 | 2000-06-06 | Nidec Copal Corporation | Gear module |
| US6289758B1 (en) | 1997-04-21 | 2001-09-18 | Nidec Copal Corporation | Gear module |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514455B2 (ja) | 1993-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4945548A (en) | Method and apparatus for detecting impending overflow and/or underrun of elasticity buffer | |
| US5400340A (en) | End of packet detector and resynchronizer for serial data buses | |
| US5003558A (en) | Data synchronizing buffers for data processing channels | |
| JPH055710Y2 (ja) | ||
| US3893072A (en) | Error correction system | |
| USRE35137E (en) | High speed serial data link | |
| GB2127255A (en) | Improvements in or relating to data interconnecting networks | |
| EP0090019B1 (en) | Multiple source clock encoded communications error detection circuit | |
| US4187394A (en) | High-speed data link for moderate distances and noisy environments | |
| US6961691B1 (en) | Non-synchronized multiplex data transport across synchronous systems | |
| US6002733A (en) | Universal asynchronous receiver and transmitter | |
| JPS6014551A (ja) | デ−タ伝送方式 | |
| EP0396669B1 (en) | Method and apparatus for detecting impending overflow and/or underrun of elasticity buffer | |
| US5974103A (en) | Deterministic exchange of data between synchronised systems separated by a distance | |
| EP0299265A2 (en) | Receiver synchronization in encoder/decoder | |
| JP2003244085A (ja) | 複数系統伝送路における位相合致制御システム及び位相合致制御方法 | |
| JPS60226249A (ja) | デ−タ伝送方式 | |
| US5012442A (en) | Bus receiver power-up synchronization and error detection circuit | |
| JPH10214238A (ja) | データ・ビットの同期化方法およびデータ伝送システム | |
| JP2764590B2 (ja) | 信号中継装置 | |
| JP3044096B2 (ja) | データ乗換回路 | |
| JPS58182342A (ja) | ル−プ回線制御処理装置 | |
| JPH0821914B2 (ja) | 終端装置 | |
| JPH037172B2 (ja) | ||
| KR100299854B1 (ko) | 멀티드롭통신시스템의송신중재장치 |