JPS58182342A - ル−プ回線制御処理装置 - Google Patents
ル−プ回線制御処理装置Info
- Publication number
- JPS58182342A JPS58182342A JP57066013A JP6601382A JPS58182342A JP S58182342 A JPS58182342 A JP S58182342A JP 57066013 A JP57066013 A JP 57066013A JP 6601382 A JP6601382 A JP 6601382A JP S58182342 A JPS58182342 A JP S58182342A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- transmission
- start flag
- flag
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/422—Synchronisation for ring networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野の説明〕
本発明は、ループ状に接続されたデジタル過信方式に関
する。特に、ループ回線制御処理装置における同期信号
転送方式に関するものである。
する。特に、ループ回線制御処理装置における同期信号
転送方式に関するものである。
従来、この種のループ回線制御処理装置は送られてきた
°回線データを受信回路で受信し、位相同期化回路でデ
ータをサンプリングした後に、そのまま送信回路にで１
ビット遅れで次の局に対して送信している。また、位相
同期化回路の特性により１つのループ回線制御処理装置
を通過するたびに１前のループ回線制御処理装置から送
られてきた同期信号が少しづつ脱落し、ループを１巡す
ると嚢墨数ビット減ることはよく知られている。
°回線データを受信回路で受信し、位相同期化回路でデ
ータをサンプリングした後に、そのまま送信回路にで１
ビット遅れで次の局に対して送信している。また、位相
同期化回路の特性により１つのループ回線制御処理装置
を通過するたびに１前のループ回線制御処理装置から送
られてきた同期信号が少しづつ脱落し、ループを１巡す
ると嚢墨数ビット減ることはよく知られている。
したがって、従来の羨−プ回ＩＩｍ制御処履装置では同
一ループに多数の回−制御処理装置が接続された場合に
は、同期信号が消滅してしまう可能性があり、同期信号
での位相同期が不可能となシ、正常にデータをサンプリ
ングすることができない場合がある欠点がある。
一ループに多数の回−制御処理装置が接続された場合に
は、同期信号が消滅してしまう可能性があり、同期信号
での位相同期が不可能となシ、正常にデータをサンプリ
ングすることができない場合がある欠点がある。
本発明はこの点を改曳するもので、同期信号付加回路を
従来のループ回線制御処理装置に新らたに設けることに
より、同一ループ回線上に多数の回線制御処理装置が接
続された場合も、−信号号が消滅することがないループ
回線制御処理装置を提供することを目的とする。
従来のループ回線制御処理装置に新らたに設けることに
より、同一ループ回線上に多数の回線制御処理装置が接
続された場合も、−信号号が消滅することがないループ
回線制御処理装置を提供することを目的とする。
本発明は、ループ状に接続されたデジタル伝送回線の中
継装置に設けられ、上記回線上のデータを受信する受信
回路と、この受信回路の出力からデータをサンプリング
する位相同期化回路と、上記受信回路の出力を回線に送
出する送信回路とを備えたループ回線制御処理装置にお
いて、上記回線から上記受信回路に入力される受信信号
から同期信号を抽出する手段と、この手段によシ抽出さ
れた同期信号に同期し【新たな同期信号を発生する手段
と、この手段が新たに発生した同期信号を上記送信回路
で送信信号の同期タイムスロットに送出する手段とを備
えたことｔ−特徴とする。
継装置に設けられ、上記回線上のデータを受信する受信
回路と、この受信回路の出力からデータをサンプリング
する位相同期化回路と、上記受信回路の出力を回線に送
出する送信回路とを備えたループ回線制御処理装置にお
いて、上記回線から上記受信回路に入力される受信信号
から同期信号を抽出する手段と、この手段によシ抽出さ
れた同期信号に同期し【新たな同期信号を発生する手段
と、この手段が新たに発生した同期信号を上記送信回路
で送信信号の同期タイムスロットに送出する手段とを備
えたことｔ−特徴とする。
〔実施例による説明〕
本発明の一実施例を図面に基づいて説明する。
第１図は、本発明一実施例装置の要部ブロック構成図で
ある。第１図で１は受信回路、２は位相同期化回路、３
は本発明の％徴とする四側付加回路、４は送信回路をそ
れぞれ示す。
ある。第１図で１は受信回路、２は位相同期化回路、３
は本発明の％徴とする四側付加回路、４は送信回路をそ
れぞれ示す。
第２図は、上記実施例装置の詳細図である。上記位相同
期化回路２の出力すをメツセージ本文の開始を知らせる
ための開始フラグを検出する開始フラグ検出回路１０
Ｋ導く。この開始７ａ）グ検出ｉ路１０の出力Ｃを上記
位相同期化回路２０出力すが導かれ、この出力ｂｔ−Ｆ
ＩＦＯバッファにセーブするＦＩＦＯデータバッファ回
路１１に４（。
期化回路２の出力すをメツセージ本文の開始を知らせる
ための開始フラグを検出する開始フラグ検出回路１０
Ｋ導く。この開始７ａ）グ検出ｉ路１０の出力Ｃを上記
位相同期化回路２０出力すが導かれ、この出力ｂｔ−Ｆ
ＩＦＯバッファにセーブするＦＩＦＯデータバッファ回
路１１に４（。
また、開始フラグ検出回路１０の出力Ｃを送信データ用
クロックのカウント動作を行うカウンタ回路１２に導く
。このカウンタ回路１２の出力ｄ１を送信用同期信号を
発生させる同期信号発生回路１３に導き、他の出力ｄ、
を送信開始フラグを発生させる開始フラグ発生回路１４
Ｋ導き、他の出力ｄｍを上記ＦＭＦＯデータバッファ
回路１１に導（。
クロックのカウント動作を行うカウンタ回路１２に導く
。このカウンタ回路１２の出力ｄ１を送信用同期信号を
発生させる同期信号発生回路１３に導き、他の出力ｄ、
を送信開始フラグを発生させる開始フラグ発生回路１４
Ｋ導き、他の出力ｄｍを上記ＦＭＦＯデータバッファ
回路１１に導（。
この同期信号発生回路１３０出力Ｃ１開始フラグ発生回
路１４の出力ｆおよびＦＩＦＯテータバツ７ア回路１１
の出力ｇを送信データ合成回路１５に導（。この送信デ
ータ合成回路１５の出力は送信回路４に導かれている。
路１４の出力ｆおよびＦＩＦＯテータバツ７ア回路１１
の出力ｇを送信データ合成回路１５に導（。この送信デ
ータ合成回路１５の出力は送信回路４に導かれている。
また、ＦＩＦＯデータバッファ回路１１の出力ｇをメツ
セージ本文の終了を知らせるための終了フラグを検出す
る終了フラグ検出回路１６に導き、この出力ｂｆ上記カ
ウンタ回路１２のリセット端子に導（。
セージ本文の終了を知らせるための終了フラグを検出す
る終了フラグ検出回路１６に導き、この出力ｂｆ上記カ
ウンタ回路１２のリセット端子に導（。
第５図は、上記実施例の信号フォーマントを示す図であ
る。第３図ムは上記受信回路１で受信したデータを時間
軸にそって表示したもので、８Ｎは同期信号、Ｆｌは開
始フラグ、ＤＡＴムはメツセージ本文、ｒ３は終了フラ
グをそれぞれ示す。
る。第３図ムは上記受信回路１で受信したデータを時間
軸にそって表示したもので、８Ｎは同期信号、Ｆｌは開
始フラグ、ＤＡＴムはメツセージ本文、ｒ３は終了フラ
グをそれぞれ示す。
同図１は上記送信回路４によシ回線上に送信するデータ
を時間軸を同図ムに合せて表示したもので、８Ｎ′は同
期信号、〆１は開始フラグ、Ｄム丁ム′はメツセージ本
文、〆３は終了フラグをそれぞれ示す。
を時間軸を同図ムに合せて表示したもので、８Ｎ′は同
期信号、〆１は開始フラグ、Ｄム丁ム′はメツセージ本
文、〆３は終了フラグをそれぞれ示す。
このような回路構成で、本発明の特徴ある動作を説明す
る。いま、受信データ（第５図ム）の開始ブラダｙ１を
開始フラグ検出回路１ｏで検出すると、開始フラグ検出
回路出力Ｃが有効になシ、ｒ！シ０データバッファ回路
１１ Ｋメツセージ本文Ｄム！ムおよび終了フラグＦ２
をセーブする。これと同時に、カウンタ回路１２が動作
しその出力ｄｘＫよシ同期信号発生回路１３ｔ−動作さ
せて送信回路４に同期信号Ｉ Ｎ’を送信する。この同
期信号８ Ｎ’の送信が終了すると、次忙カウンタ回路
１２の出力ｄｓＫより開始フラグ発生回路１４が動作し
開始７ラグｙ１を送信する。この開始フラグｒ−の送１
１＃終了すると、今度はカウンタ回路１２の出力ｄｓＫ
よシメッセージ本文ＤＡＹム′および終了フラグ鴫が送
信される。この終了フラグｙ′ｓを送信し終わると、終
了フラグ検出回路１６の出力りが有効になジ、カウンタ
回路１２をリセットして次に送られてくる送信データに
備える。
る。いま、受信データ（第５図ム）の開始ブラダｙ１を
開始フラグ検出回路１ｏで検出すると、開始フラグ検出
回路出力Ｃが有効になシ、ｒ！シ０データバッファ回路
１１ Ｋメツセージ本文Ｄム！ムおよび終了フラグＦ２
をセーブする。これと同時に、カウンタ回路１２が動作
しその出力ｄｘＫよシ同期信号発生回路１３ｔ−動作さ
せて送信回路４に同期信号Ｉ Ｎ’を送信する。この同
期信号８ Ｎ’の送信が終了すると、次忙カウンタ回路
１２の出力ｄｓＫより開始フラグ発生回路１４が動作し
開始７ラグｙ１を送信する。この開始フラグｒ−の送１
１＃終了すると、今度はカウンタ回路１２の出力ｄｓＫ
よシメッセージ本文ＤＡＹム′および終了フラグ鴫が送
信される。この終了フラグｙ′ｓを送信し終わると、終
了フラグ検出回路１６の出力りが有効になジ、カウンタ
回路１２をリセットして次に送られてくる送信データに
備える。
このように、同一ループ回線上に接続された各々の一纏
制御鵡履装置にて、受信した同期信号を捨て、新たに発
生した同期信号を回線上に送信することにより、同期信
号が消滅することが防止され、各々の回線制御処理装置
が正常にデータをサンプリングできる。
制御鵡履装置にて、受信した同期信号を捨て、新たに発
生した同期信号を回線上に送信することにより、同期信
号が消滅することが防止され、各々の回線制御処理装置
が正常にデータをサンプリングできる。
以上説明したように本発明によれば、従来のループ回線
制御処理装置に同期信号付加回路を新らたに設けること
とした。したがって、同期信号が消滅することを防止す
ることができ、同一ループ回線上に多数の回線制御処理
装置を接続できる効果がある。
制御処理装置に同期信号付加回路を新らたに設けること
とした。したがって、同期信号が消滅することを防止す
ることができ、同一ループ回線上に多数の回線制御処理
装置を接続できる効果がある。
嬉１図は本発明一実施例の要部ブロック構成図。
第２図は上記実施例の詳細図。
第５図は上記実施例の送受信信号のフォーマットを示す
図。 １・・・受信回路、２・・・位相同期化回路、３・・・
同期付加回路、４・・・送信回路、１０・・−開始フラ
グ検出回路、１ｌ−ＦＩＦＧデータバフ７ア回路、１２
°°。 カウンタ回路、１３・・・同期信号発生回路、１４・・
・開始フラグ発生回路、１５・・・送信データ合成回路
、１６・・・終了フラグ検出回路。 特許出願人 日本電気株式会社 代理人 弁１士 井 出 直 孝
図。 １・・・受信回路、２・・・位相同期化回路、３・・・
同期付加回路、４・・・送信回路、１０・・−開始フラ
グ検出回路、１ｌ−ＦＩＦＧデータバフ７ア回路、１２
°°。 カウンタ回路、１３・・・同期信号発生回路、１４・・
・開始フラグ発生回路、１５・・・送信データ合成回路
、１６・・・終了フラグ検出回路。 特許出願人 日本電気株式会社 代理人 弁１士 井 出 直 孝
Claims (1)
- （１）ループ状に接続されたデジタル伝送回線の中継装
置に設けられ、上記回線上のデータを受信する受信回路
と、この受信回路の出力からデータｔサングリングする
位相同期化回路と、上記受信回路の出力を回線に送出す
る送信回路とを備えたループ回線制御縄現装置において
、上記回線から上記受信回路に入力される受信信号から
同期信号を抽出する手段と、この手段により抽出された
同期信号に同期して新たな同期信号を発生する手段と、
この手段が新たに発生した同期信号を上記送信回路で送
信信号の同期タイムスロツ）Ｋ送出する手段とを備えた
ことｔ特徴とするループ回線制御処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57066013A JPS58182342A (ja) | 1982-04-19 | 1982-04-19 | ル−プ回線制御処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57066013A JPS58182342A (ja) | 1982-04-19 | 1982-04-19 | ル−プ回線制御処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182342A true JPS58182342A (ja) | 1983-10-25 |
Family
ID=13303629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57066013A Pending JPS58182342A (ja) | 1982-04-19 | 1982-04-19 | ル−プ回線制御処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182342A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290234A (ja) * | 1986-06-10 | 1987-12-17 | Nec Corp | ル−プ形通信網のフレ−ム同期方式 |
| JPS63232537A (ja) * | 1987-03-19 | 1988-09-28 | Fujitsu Ltd | 光中継器 |
| JPS63281544A (ja) * | 1987-05-14 | 1988-11-18 | Fujitsu Ltd | デ−タ補償方式 |
| JP2007135230A (ja) * | 1995-10-31 | 2007-05-31 | Thomson Multimedia Sa | 取外し可能な条件付きアクセスモジュールの縦続方法と、その方法を実行する所定のシーケンスの挿入回路及び検出回路 |
-
1982
- 1982-04-19 JP JP57066013A patent/JPS58182342A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290234A (ja) * | 1986-06-10 | 1987-12-17 | Nec Corp | ル−プ形通信網のフレ−ム同期方式 |
| JPS63232537A (ja) * | 1987-03-19 | 1988-09-28 | Fujitsu Ltd | 光中継器 |
| JPS63281544A (ja) * | 1987-05-14 | 1988-11-18 | Fujitsu Ltd | デ−タ補償方式 |
| JP2007135230A (ja) * | 1995-10-31 | 2007-05-31 | Thomson Multimedia Sa | 取外し可能な条件付きアクセスモジュールの縦続方法と、その方法を実行する所定のシーケンスの挿入回路及び検出回路 |
| JP4611967B2 (ja) * | 1995-10-31 | 2011-01-12 | トムソン マルチメデイア | 取外し可能な条件付きアクセスモジュールの縦続方法と、その方法を実行する所定のシーケンスの挿入回路及び検出回路 |
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