JPH10214238A - データ・ビットの同期化方法およびデータ伝送システム - Google Patents

Abstract

(57)【要約】 【課題】 パリティ機能を備えるデータ伝送システム
が、データ・バスのパリティ・ビット位置に入れたデー
タ・クロック制御信号を送信し、受信装置においてそれ
に付随するデータ・バイトをラッチする方法および装置
を提供する。 【解決手段】 データ・バス３０、３２を介して受信装
置４０に結合された送信装置２０が、データ・クロック
信号を生成し、クロック信号をデータ・バスのパリティ
・ビット位置にラッチする。次に、クロック信号とデー
タ・バイトをデータ・バスで受信装置に送信する。受信
装置はクロック信号を使用してデータ・バスからデータ
・バイトをラッチする。したがって、このデータ伝送シ
ステムは、受信装置において、データ・バスのパリティ
・ビット位置に入れられて送信されたデータ・クロック
信号を使用して付随するデータ・タイプの妥当性検査と
同期化を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にはデータ処理
システム内でのデータの伝送に関し、具体的には、誤り
検出のためにパリティ・ビットを使用するシステムにお
けるデータ伝送のための改良された方法および装置に関
する。

【０００２】

【従来の技術】データ処理システムは一般に、中央処理
装置、またはプロセッサを備え、プロセッサに結合され
た様々な周辺装置間での情報またはデータの移動を管理
する。データの移動を管理するために、データ処理シス
テムは一般にユーザ制御入力装置から、データを求める
要求を受け入れ、データ記憶装置に入っているデータに
アクセスし、中央処理装置内でデータを修正し、データ
記憶装置にデータを戻して記憶する。データ処理システ
ムの大きさと範囲は、１つまたは複数の回路基盤内に全
部が収まっている小型システムから、遠く離れた距離に
ある多くの装置間で大量のデータを伝送する大規模シス
テムまで様々である。さらに、中央処理装置の大きさと
範囲も小型のマイクロプロセッサから大型のホスト処理
装置まで様々である。

【０００３】データ処理システム内の中央処理装置また
はプロセッサは、一般に、システムを管理する中央制御
手段の役割を果たす。プロセッサは、周辺構成要素や、
回路、メモリ、装置を制御する。プロセッサは、周辺装
置から信号や情報を受け取り、その情報に基づいて決定
を行い、その決定に基づいて処置をとる。場合によって
は、プロセッサがとる処置には周辺装置への応答の供給
を必要とするものがある。

【０００４】一般に、プロセッサと周辺装置を相互接続
する伝送線を介してデータを送信することによって、プ
ロセッサと周辺装置との間で情報が伝送される。情報
は、通信信号またはデータ・バイトあるいはその両方か
ら成り、伝送線を介していずれの方向にも双方向に伝送
することができる。送信装置から受信装置に送信される
通信信号またはデータ・バイトには、同期信号またはク
ロック信号が伴うことが多い。これらの同期信号または
クロック信号は、送信装置と受信装置の間の伝送情報の
タイミングを調整し、伝送線上のデータの妥当性検査を
行う。これらの信号は、信号線またはデータ・バスに有
効な情報が入っていることを受信装置に通知し、受信装
置に信号線またはデータ・バス上の情報をラッチさせ
る。

【０００５】クロック信号は、送信装置から受信装置に
伝送するときにデータと時間的に同期しなければならな
い。すなわち、クロック・パルスの妥当性検査エッジ
は、データ・バスに有効データが入っている時間間隔と
正しく揃っていなければならない。このタイミング同期
化は送信装置では簡単である。クロック信号と有効デー
タとが正しく揃うように送信装置の回路を設計すること
ができる。しかし、受信装置でクロック信号と有効デー
タとを揃えるのはもっと難しい問題である。伝送遅延に
よって、クロック信号がデータ・バイトに対してスキュ
ーする可能性がある。現行のクロック技法は、有効デー
タの期間よりも時間が短いクロック・パルスを使用し
て、データ伝送中に生じる時間スキューを克服する。ク
ロック信号は通常、有効データの時間間隔の半分であ
る。

【０００６】複数のデータ・バイトの伝送に単一のクロ
ック信号の使用、送信装置と受信装置の間の距離の増
大、データ伝送速度の高速化など、その他の要因によっ
ても、受信装置での時間スキュー問題が大きくなる。受
信装置でクロック信号とデータとの間の時間スキューが
大きくなり過ぎると、クロック・パルスは、データが無
効な値である時点、またはデータが伝送シーケンス内の
不正なバイトに対応している時点で、データ・バスの妥
当性検査をしようとする。

【０００７】送信装置から受信装置にデータを伝送する
現行の技法は、単一のクロック信号を使用して複数のデ
ータ・バイトを同期させる。単一のクロック・パルスを
使用すると、時間スキュー問題がさらに悪化する。一般
に、受信装置で２番目のデータ・バイトは最初のデータ
・バイトまたはクロック信号とは時間スキューが異な
る。クロック・パルスを短くしても、受信装置での増大
した時間スキュー問題を部分的にしか解決することがで
きない。また、クロック・パルスを短くすると、同じデ
ータ・レートについてより周波数が高くより高速のクロ
ック信号が必要になる。効率的なデータ伝送システムで
は、クロック周波数とデータ・レートの差は最小限にな
る。

【０００８】また、現在のデータ伝送システムでは、送
信装置と受信装置との間でより長い距離にわたってデー
タを伝送する必要がある。伝送距離が長くなると、受信
装置でデータとクロック信号の間の時間スキューが増大
する。前述のように、時間スキューが増大すると受信装
置でデータ妥当性問題が生じる。クロック・パルスの妥
当性検査エッジが、データが伝送シーケンス内の無効ま
たは誤ったデータ・バイトであるデータ・バス上の点と
位置が揃う可能性がある。さらに、効率的なデータ伝送
システムは、より高いデータ・レートを必要とし、それ
にはより高速のクロック信号が必要である。クロック速
度を速くするとクロック・パルスの幅が小さくなる。短
縮されたクロック・パルスと増大した時間スキューとが
組合わさると、受信装置でのデータ妥当性の問題がさら
に悪化する。

【０００９】データ伝送システムは、送信装置と受信装
置との間でデータを伝送するときに発生するデータ誤り
を検出するためにパリティ・ビットを使用することが多
い。当業者なら、パリティ・ビットはデータ伝送誤りを
検出するための有効な技法であり、データ伝送システム
で一般的に使用されていることがわかる。送信装置は一
般に、送信する各データ・バイトに固有のパリティ・ビ
ットを生成し、そのパリティ・ビットをデータ・バス上
にラッチする。パリティ・ビットは、送信装置から受信
装置に送られるデータ・バイトに付随し、クロック信号
によって受信装置のデータ・バス上にラッチされる。受
信装置は、同じ技法を使用して、受信した各データ・バ
イトのパリティを検査し、その期待パリティと受信デー
タ・バイトの実際のパリティとを比較する。パリティ値
が等しくない場合、パリティ誤りのフラグを立てて、デ
ータの伝送中に誤りが発生したことを示す。

【００１０】

【発明が解決しようとする課題】したがって、データ伝
送中のデータとクロック信号との間の時間スキューが最
小限になるように受信装置でデータの妥当性検査を行う
改良されたクロック信号を提供する方法およびシステム
が必要である。本発明は、データ・バス内のパリティ・
ビット位置を使用して、送信装置と受信装置との間でク
ロック信号を送信する。パリティ・ビットを使用してク
ロック信号を送信することによって、データ伝送中に発
生するクロック信号とデータとの間の時間スキューが最
小限になり、データ伝送レートが向上し、送信装置と受
信装置との間の距離を長くすることができる。また、本
発明ではデータ伝送誤りの検出にパリティ・ビットをも
はや使用しないため、データ伝送誤りを検出する代替手
段を使用する。

【００１１】本発明の目的は、データ・バスのパリティ
・ビット位置を使用してデータ・クロック信号を伝送す
ることによって、送信装置から受信装置に伝送されるデ
ータの同期をとる改良された方法および装置を提供する
ことである。

【００１２】

【課題を解決するための手段】本発明の第１の実施態様
は、送信装置と受信装置との間で伝送されるデータの同
期をとる改良された方法を提供する。この方法はまず、
送信装置でクロック信号を発生する。次にこのクロック
信号を、送信装置を受信装置に接続するデータ・バス内
のパリティ位置にラッチする。次に、クロック信号とデ
ータ・バイトをデータ・バスを介して受信装置に送信す
る。受信装置はクロック信号とデータ・バイトを受信
し、クロック信号を使用してそれに付随するデータ・バ
イトをデータ・バスからラッチする。この方法では、デ
ータ・ストリーム内の各データ・バイトについてこのシ
ーケンスを繰り返す。データ・ストリームの終わりで、
この方法は誤り検出コードを生成し、それらを送信装置
から受信装置にデータ・バイトとして伝送する。受信装
置はそれらの誤り検出コードを使用して、送信装置から
受信装置へのデータ・ストリームの伝送中に誤りが発生
したかどうかを判断する。

【００１３】本発明の他の実施態様は、送信装置と受信
装置との間で伝送されるデータの同期をとる改良された
データ伝送システムを提供する。このシステムは、送信
装置と受信装置との間に結合されたデータ・バスを含
む。データ・バスは、データと共にパリティ・ビットを
伝送するための位置を含む。送信装置で発生させたクロ
ック信号が、データ・バス内のこのパリティ・ビット位
置にラッチされる。次にクロック信号とデータ・バイト
をデータ・バスを介して受信装置に送信する。受信装置
は、データ・バスのパリティ・ビット位置で送信された
クロック信号を使用してデータをラッチする論理回路を
含む。送信されたクロック信号はラッチ論理回路のクロ
ックに結合され、データ・バス内のデータ・ビット位置
はラッチ論理回路のデータ・ポートに結合される。した
がって、受信装置でクロック信号によって、それに付随
するデータ・バイトの妥当性検査が行われる。送信装置
と受信装置はさらに、誤り検出コードを生成する論理回
路も備える。受信装置は、受信装置で算出した誤り検出
コードが送信装置から送信されたコードと一致するかど
うかを検証する比較器も備える。

【００１４】本発明は、受信装置でクロック信号によっ
てデータの妥当性検査を行う、送信装置と受信装置との
間でクロック信号とデータを伝送する改良されたシステ
ムおよび技法を提供する。本発明は、データ・バス内の
パリティ・ビット位置を使用して、送信装置と受信装置
との間でクロック信号を送信する。データ・バス内のパ
リティ・ビット位置を使用してクロック信号を送信する
ことによって、データ伝送中に発生するクロック信号と
データとの間の時間スキューを最小限にし、データ伝送
レートを高くし、送信装置と受信装置との間の距離を長
くすることができるようにする。

【００１５】本発明の上記その他の目的、特徴、および
利点は、添付図面に図示されている本発明の好ましい実
施例の具体的な説明を読めば明らかになろう。

【００１６】

【発明の実施の形態】図面を具体的に参照すると、様々
な図中で同様の番号は同様の機構および構造要素を示
す。典型的なデータ伝送システムで実施された本発明に
ついて述べる。図１を参照すると、送信装置２０と受信
装置４０とから成るデータ伝送システム１０が図示され
ている。送信装置２０と受信装置４０は２本のデータ・
バス３０、３２によって結合されている。第１のデータ
・バス３０は、第１のデータ・バイト（データ・ビット
０〜７）と第１のパリティ・ビットＰ０を伝送する。第
２のデータ・バス３２は、第２のデータ・バイト（デー
タ・ビット８〜１５）と第２のパリティ・ビットＰ１を
伝送する。送信装置２０は共通クロック信号３４と、デ
ータ連鎖内の各データ・バイトをラッチするデータ伝送
論理回路２２、２４と、データ連鎖内のラッチされた各
データ・バイトをデータ・バス３０、３２とインタフェ
ースさせるトランシーバ２６、２８とを含む。受信装置
４０も、データ・バス３０、３２からのデータ連鎖内の
各データ・バイトのインタフェースをとるトランシーバ
４２、４４と、データ・バイトをラッチするデータ伝送
論理回路４６、４８とを含む。

【００１７】典型的なデータ伝送システムには、データ
・バスとの間でのデータ・バイトのラッチを同期化する
信号も必要である。典型的なデータ伝送システムは、そ
のような目的のためにクロック信号を使用する。したが
って、この種の典型的なデータ伝送システムは、送信装
置２０と受信装置４０との間にクロック信号を送信する
ための追加の信号線を必要とする。しかし、図１で実施
されているデータ伝送システム１０は、クロック信号３
４がデータ・バス３０、３２でパリティ・ビット位置を
使用して伝送されるため、送信装置２０と受信装置４０
との間に追加の信号線を必要としない。送信装置２０で
は、共通クロック信号３４は各データ・バス３０、３２
に対応するデータ伝送論理回路２２、２４に結合され
る。データ伝送論理回路２２、２４はデータ・バイトを
データ・バス３０、３２にラッチし、クロック信号をデ
ータ・バス３０、３２のパリティ・ビット位置にラッチ
する。次に各データ・バイトとクロック信号はデータ・
バス３０、３２で受信装置４０に伝送される。受信装置
４０では、データ伝送論理回路４６、４８がパリティ・
ビット位置に入っている対応するクロック信号を使用し
てデータ・バス３０、３２からの各データ・バイトの妥
当性検査とラッチを行う。

【００１８】図２（ａ）を参照すると、送信装置２０に
おけるデータ伝送論理回路２２、２４を示すブロック図
が図示されている。メモリ・バッファ（ＦＩＦＯ）６０
には、受信装置４０に伝送するデータ連鎖が入れられ
る。メモリ・バッファ６０は少なくとも２本の出力線を
含む。受信装置４０に送信するデータ・バイトが入れら
れるＦＩＦＯデータ・バス６２と、メモリ・バッファが
ＦＩＦＯデータ・バス６２に有効データを入れた時点を
示す制御信号線６４の２本である。ＦＩＦＯデータ・バ
ス６２は、メモリ・バッファ６０の出力を８ビット・デ
ータ・ラッチ回路７０のデータ入力に結合する。データ
使用可能制御信号６４は１ビット・パリティ・ラッチ回
路７２のデータ入力に結合される。

【００１９】データ伝送論理回路２２、２４はクロック
発振器５０も含む。クロック発振器は送信装置２０内の
共通クロック信号３４を２つの出力クロック信号５２、
５４に変換する。第１のクロック信号５２は、共通クロ
ック信号３４と同じ周波数を示し、８ビット・データ・
ラッチ回路７０のクロック入力に接続する。第２のクロ
ック信号５４は、共通クロック信号３４の２倍の周波数
で動作し、１ビット・パリティ・ラッチ回路７２のクロ
ック入力に接続する。共通クロック信号３４は、各デー
タ・バス３０、３２のデータ伝送論理回路２２、２４の
ための共通クロック入力の役割を果たし、別々のデータ
・バス３０、３２の間の同期をとる。

【００２０】８ビット・データ・ラッチ回路７０は、送
信装置２０におけるトランシーバ２６、２８の入力に接
続する８ビットの出力線を含む。さらに、１ビット・パ
リティ・ラッチ回路７２出力線もトランシーバ２６、２
８の入力に接続する。通常なら、パリティ・ビットはＦ
ＩＦＯメモリ・バッファ６０で生成され、１ビット・パ
リティ・ラッチ回路７２にラッチされ、トランシーバ２
６、２８を介してデータ・バス３０、３２に転送され
る。しかし、本発明はデータ・バス３０、３２内のパリ
ティ・ビット位置を使用して、受信装置４０におけるデ
ータの妥当性検査と同期化に使用されるクロック信号を
伝送する。クロック発振器は送信装置２０内で共通クロ
ックと同期する２つのクロック信号５２、５４を発生す
る。第１のクロック信号５２は、ＦＩＦＯデータ・バス
６２から８ビット・データ・ラッチ回路７０に送られる
データ・バイトをクロック制御する。第２のクロック信
号５４は共通クロック３４の２倍の周波数で動作し、Ｆ
ＩＦＯメモリ・バッファ６０からのデータ使用可能制御
信号６４を、データ・バス３０のパリティ・ビット位置
で受信装置４０に伝送するデータ・クロック信号に変換
する。

【００２１】当業者なら、データ伝送論理回路２２、２
４で２つの別々のクロック信号５２、５４を使用する必
要がないことがわかるであろう。図示していない他の実
施態様では、１つのクロック信号を使用することもでき
る。その構成では、データ・バイトは、単一のクロック
信号の２サイクルの間、単に８ビット・データ・ラッチ
回路７０でラッチされる。これは、８ビット・データ・
ラッチ回路７０のデータ入力線上でマルチプレクサを使
用して行うことができる。データ・ラッチ回路７０のデ
ータ出力は、マルチプレクサに一方のデータ入力として
戻される。マルチプレクサの他方のデータ入力は、メモ
リ・バッファ６０のデータ出力に接続される。メモリ・
バッファからのデータ使用可能制御信号６４はマルチプ
レクサのクロック入力に結合される。単一のクロック信
号は、８ビット・データ・ラッチ回路７０と１ビット・
パリティ・ラッチの両方のクロック入力に接続する。

【００２２】図２（ｂ）を参照すると、受信装置４０に
おけるデータ伝送論理回路４６、４８を示すブロック図
が図示されている。８ビット・メモリ・ラッチ回路８０
がそのデータ入力端子でトランシーバ４２、４４からデ
ータ・バイトを受け取る。８ビット・データ・ラッチ回
路８０へのクロック入力は、トランシーバ４２、４４を
介して供給されるデータ・バス３０、３２上のパリティ
・ビット位置に接続する。データ・ラッチ回路８０は、
送信されたデータ・バイトを受信装置４０のメモリ・バ
ッファ８２に伝送する８ビット出力線も含む。この構成
では、受信装置４０においてデータ・バイトの同期化と
妥当性検査のために使用されるクロック信号は、データ
・ラッチ８０のクロック入力に接続するデータ・バス３
０、３２内のパリティ・ビット位置に入っている。デー
タ・バス３０、３２のパリティ・ビット位置に入ったク
ロック信号がデータ・ラッチ回路８０のクロック入力端
子に着信すると、データ・ラッチ回路８０はそのデータ
入力線からデータ・バイトをラッチする。前述のよう
に、データ・バス３０、３２のパリティ・ビット位置内
のデータ・バイトにデータ・クロック信号が付随するた
め、受信装置４０においてデータ・クロック信号とデー
タ・バイトの間の時間スキューが大幅に削減されること
になる。

【００２３】図３のタイミング図に、データのクロック
信号または妥当性検査信号を伝送するためにデータ・バ
ス内のパリティ・ビット位置を使用しない典型的なデー
タ伝送システムで発生する時間スキュー問題を図示す
る。送信装置２０において２つのデータ・バイト１０
０、１０２に期間ｔｘ１０６の間、有効データ値が入っ
ている。クロック信号１０４はデータ間隔１０６の半分
に等しい時間間隔ｔｘ／２１０８で動作する。クロック
信号１０４の立ち下がりでデータ・バイト１００、１０
２が妥当性検査される。クロック信号１０４のトリガ・
エッジ（この場合は立ち下がり）は、データ・バイト１
００、１０２に有効データ値が入っている時間間隔の中
間点と時間が揃っていることが理想的である。２つの時
間間隔ｔｓｕ１１０とｔｈｌｄ１１２は、クロック信号
の妥当性検査エッジでデータ値が安定していなければな
らない最小時間を示す。第１の時間間隔ｔｓｕ１１０
は、有効データ値のためのクロック信号１０４のラッチ
・エッジの前の最小時間を示す。第２の時間間隔ｔｈｌ
ｄ１１２は、データ値が安定していなければならないク
ロック信号１０４のラッチ・エッジ後の最小時間を示
す。

【００２４】図３に、送信装置２０において、単一のク
ロック信号１０４によってクロック制御される２つのデ
ータ・バイト１００、１０２が図示されている。時間ス
キューがない場合、ｔｓｕ１１０とｔｈｌｄ１１２は両
方ともクロック間隔ｔｘ／２１０８と等しくなるはずで
ある。しかし、この典型的なデータ・クロック制御技法
を使用するデータ伝送システムでは、２つのデータ・バ
イト１００、１０２内の有効データ値の時間間隔１０６
の間にオフセットが生じることが多い。このオフセット
すなわち時間スキューによって、有効データ１０６の時
間がクロック信号１０４の後に続くときのｔｓｕ１１０
が短くなる。どちらかのデータ・バイト１００、１０２
の有効データ１０６の時間間隔がクロック信号１０４に
先行する場合、時間スキューによってｔｈｌｄ１１２が
短くなる。したがって、一方のデータ・バイト１００の
有効データ１０６の時間がクロック信号１０４に先行
し、他方のデータ・バイト１０２の有効データ１０６の
時間間隔がクロック信号１０４の後に続く場合、ｔｓｕ
１１０とｔｈｌｄ１１２は両方とも時間スキューによっ
て短くなる。

【００２５】図３に、受信装置４０において、時間スキ
ューがどのように増幅され得るかを示す。データ・バイ
ト１００、１０２とクロック信号１０４を別々のデータ
・バス３０、３２で伝送すると、データ・バイト１０
０、１０２がクロック信号１０４に対してさらにシフト
することが多い。時間シフトが増すと、受信装置４０に
おいてｔｓｕ１１４とｔｈｌｄ１１６がさらに短くな
る。この場合、第１のデータ・バイト１００はクロック
信号１０４より先行し、第２のデータ・バイト１０２は
クロック信号１０４の後に続く。このタイム・シフトに
よって、ｔｓｕ１１４とｔｈｌｄ１１６は、それぞれの
理想的な値であるｔｘ／２ １０８の何分の１かにな
る。時間スキューがひどい場合には、ｔｓｕ１１４また
はｔｈｌｄ１１６あるいはその両方がゼロになることが
ある。ｔｓｕ１１４がゼロになると、受信装置４０にお
けるデータ伝送論理回路４６、４８が無効または不確定
のデータをラッチしたり、データ・シーケンス内の前の
データ・バイトをラッチする可能性があり、それによっ
てデータ・バイトの第２のコピーを格納する可能性があ
る。同様に、ｔｈｌｄ１１６がゼロになると、データ伝
送論理回路４６、４８は無効または不確定のデータまた
はデータ連鎖内の次のデータ・バイトをラッチし、それ
によってシーケンス内の現行データ・バイトをスキップ
する可能性がある。

【００２６】図４のタイミング図に、本発明によって送
信装置２０と受信装置４０との間におけるデータ伝送中
の時間スキューの問題がどのように改善されるかを示
す。各データ・バイト１３０、１３４ごとに、有効デー
タの別々の時間間隔ｔｘ０ １２０とｔｘ１ １２４が
図示されている。各データ・バイト１３０、１３４は別
々のデータ・バス３０、３２で伝送される。さらに、各
データ・バイト１３０、１３４には各データ・バス３
０、３２内のパリティ・ビット位置に入ったクロック信
号１３２、１３６が伴う。この場合も、各クロック信号
の期間ｔｘ０／２１２２とｔｘ１／２ １２６は有効デ
ータ１２０、１２４の対応する時間間隔の半分に等し
い。各クロック信号１３２、１３６の立ち下がりでそれ
ぞれのデータ・バス３０、３２上のデータ・バイト１３
０、１３４が妥当性検査される。対応するデータ・バス
３０、３２のパリティ・ビット位置に入れられて、対応
するデータ・バイト１３０、１３４に別々のクロック信
号１３２、１３６が伴うため、クロック信号１３２、１
３６と有効データの時間間隔１２０、１２４との間の時
間スキューは、送信装置２０で最小限に抑えられる。

【００２７】２つのデータ・バイト１３０と１３４の間
の時間スキューが大きい場合であっても、受信装置４０
でクロック信号１３２とデータ・バイト１３０との間の
時間スキューがどのように最小限に抑えられるかをタイ
ミング図に示す。各データ・バス３０、３２内のパリテ
ィ・ビット位置を使用してデータ妥当性検査信号または
データ・クロック制御信号を伝送することによって、デ
ータ・バイト１３０、１３４とそれらに対応するクロッ
ク信号１３２、１３６との間の時間シフトが最小限にな
る。したがって、各クロック信号１３２、１３６のセッ
トアップ時間とホールド時間ｔｓｕ１４０、１４４およ
びｔｈｌｄ１４２、１４６がクロック期間ｔｘ０／２
１２２およびｔｘ１／２ １２６に等しい最適値に近づ
く。ｔｓｕ１４０、１４４とｔｈｌｄ１４２、１４６が
ほとんど短縮されずに、無効または不確定データまたは
データ・シーケンス内の不正なデータ・バイトをクロッ
ク制御する可能性が実質的になくなる。

【００２８】図５を参照すると、データ・バス３０内の
パリティ・ビット位置を使用してデータ・クロックまた
は妥当性検査信号を送信装置２０から受信装置４０に送
信する方法２００が流れ図で説明されている。ステップ
２１０で、送信装置２０においてメモリ・バッファ６０
内のデータ使用可能信号６４からデータ・クロック信号
を生成する。ステップ２２０で、変換された共通クロッ
ク信号５４によってデータ・クロックが１ビット・パリ
ティ・ラッチ回路７２にラッチされる。ステップ２３０
で、第２の変換された共通クロック信号５２を使用して
メモリ・バッファ６０からデータ・バイトがデータ・ラ
ッチ回路７０にラッチする。ステップ２４０で、データ
・バイトとデータ・クロック信号がデータ・バス３０に
ロードされる。パリティ・ラッチ回路７２がデータ・ク
ロック信号をデータ・バスのパリティ・ビット位置に移
動させると同時に、データ・ラッチ回路７０がデータ・
バイトをデータ・バスのデータ部分に移動させる。ステ
ップ２５０で、クロック信号とデータ・バイトがデータ
・バス３０で受信装置４０に送信される。ステップ２６
０で、受信装置４０がデータ・クロック信号とデータ・
バイトを受信し、データ・クロック信号を使用してそれ
に付随するデータ・タイプの妥当性検査を行い、それを
データ・ラッチ回路８０にラッチする。

【００２９】ステップ２７０で、データ・シーケンス内
のすべてのデータ・バイトが送信装置２０から受信装置
４０に伝送されたかどうかを判断する。まだすべてが伝
送されていない場合、この方法はステップ２１０に戻
り、データ連鎖内の他のデータ・バイトを伝送する。す
べてのデータ・バイトが伝送された場合、ステップ２８
０で、送信装置２０において巡回冗長検査（ＣＲＣ）ま
たは誤りコードが生成される。ステップ２９０で、受信
装置４０において期待ＣＲＣまたは誤りコードを計算す
る。ステップ３００で、生成されたＣＲＣがデータ・バ
イトとして送信装置２０から受信装置４０に送信され
る。次にステップ３１０で、送信されたＣＲＣを期待Ｃ
ＲＣと比較し、送信装置２０と受信装置４０との間にお
けるデータ連鎖の伝送中に誤りが発生したかどうかを判
断する。

【００３０】本発明について、その好ましい実施例を参
照しながら具体的に示し、説明したが、当業者なら本発
明の精神および範囲から逸脱することなく、その態様お
よび詳細に様々な変更を加えることができることがわか
るであろう。たとえば、本発明の本実施例は、２つのデ
ータ・バイトと、対応するパリティ・ビット位置に入っ
た２つのデータ・クロック信号とを並列して伝送する２
本のデータ・バスを示している。しかし、本発明を使用
して、各データ・バスがデータ・クロック信号を伝送す
るパリティ・ビット位置を含む４本のデータ・バスで４
つのデータ・バイトを伝送するなど、２より多いデータ
・バイトを並列して伝送することもできる。この構成に
よって、データ・クロック信号に必要な周波数を高くし
なくてもデータ伝送レートが実際に２倍になる。

【００３１】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００３２】（１）送信装置と、受信装置と、前記送信
装置と前記受信装置との間に結合されたデータ・バスと
を有するデータ伝送システムにおいて、前記受信装置に
おけるデータ・ビット信号を同期化する方法であって、
（ａ）前記送信装置においてデータ・クロック信号を生
成するステップと、（ｂ）前記データ・バス内のパリテ
ィ・ビット位置への前記データ・クロック信号のラッチ
と、前記データ・バス内の１組のデータ・ビット位置へ
の１組のデータ信号のラッチとを並列して行うステップ
と、（ｃ）前記データ信号と前記データ・クロック信号
を前記データ・バスで送信するステップと、（ｄ）前記
受信装置において前記パリティ・ビット位置内の前記デ
ータ・クロック信号を使用して前記データ・バス内の前
記データ・ビット位置から前記データ信号をラッチする
ことによって前記データ信号を受信するステップとを含
む方法。 （２）（ｅ）前記送信装置において、前記送信装置から
前記受信装置に前に送信された前記データ信号に従って
１組の誤り検査信号を生成するステップと、（ｆ）前記
誤り検査信号を前記データ・バスの前記データ・ビット
位置で前記受信装置に送信するステップとをさらに含む
上記（１）に記載の方法。 （３）（ｇ）前記受信装置において、前記受信装置で前
に受信した前記データ信号に従って、１組の期待誤り検
査信号を求めるステップと、（ｈ）前記期待誤り検査信
号を前記誤り検査信号と比較して、前記送信装置から前
記受信装置への前記データ信号の送信中に誤りが発生し
たかどうかを検出するステップとをさらに含む、上記
（２）に記載の方法。 （４）送信装置と、受信装置と、前記送信装置と前記受
信装置との間に結合されたデータ・バスとを有するデー
タ伝送システムにおいて、前記送信装置におけるデータ
送信器であって、データを記憶し、データ・クロック信
号を生成するメモリ・バッファと、前記メモリ・バッフ
ァに結合され、さらに前記データ・バス内の１組のデー
タ・ビット位置に結合されたデータ・ラッチ回路と、前
記データ・バス内のパリティ・ビット位置に結合された
パリティ・ラッチ回路と、前記パリティ・ラッチ回路に
結合と前記データ・ラッチ回路とに結合され、前記デー
タを前記データ・ラッチ回路にラッチするためと前記デ
ータ・クロック信号を前記パリティ・ラッチ回路にラッ
チするために使用されるクロック信号を発生するクロッ
ク発振器とを含むデータ送信器。 （５）前記メモリ・バッファが、データ入力線とデータ
出力線とクロック入力線とデータ・クロック出力線とを
さらに含むことを特徴とする、上記（４）に記載のデー
タ送信器。 （６）前記データ・ラッチ回路が、データ入力線と、デ
ータ出力線と、クロック入力線とをさらに含み、前記デ
ータ入力線が前記メモリ・バッファの前記データ出力線
に接続され、前記データ出力線が前記データ・バス内の
前記データ・ビット位置に接続されることを特徴とす
る、上記（５）に記載のデータ送信器。 （７）前記パリティ・ラッチ回路が、データ入力線と、
データ出力線と、クロック入力線とをさらに含み、前記
データ入力線が前記メモリ・バッファの前記データ・ク
ロック出力線に接続され、前記データ出力線が前記デー
タ・バス内の前記パリティ・ビット位置に接続されるこ
とを特徴とする、上記（６）に記載のデータ送信器。 （８）前記クロック発振器が、クロック入力線とクロッ
ク出力線とをさらに含み、前記クロック出力線が前記デ
ータ・ラッチ回路の前記クロック入力線に接続され、前
記パリティ・ラッチの前記クロック入力線にさらに接続
されることを特徴とする、上記（７）に記載のデータ送
信器。 （９）データ信号を送信する送信装置と、データ信号を
受信する受信装置と、前記送信装置と前記受信装置との
間に結合され、データ・ビット位置とパリティ・ビット
位置とを含むデータ・バスとを含み、前記データ信号を
前記データ・バスの前記データ・ビット位置に入れ、前
記送信装置で生成され前記受信装置において前記データ
信号をラッチするために使用される前記データ・クロッ
ク信号を前記データ・バスの前記パリティ・ビット位置
に入れて前記データ・クロック信号を前記データ信号と
共に送信することを特徴とする、データ伝送システム。 （１０）前記送信装置が、前記データ・バスに結合さ
れ、前記データ・バスで前記受信装置に送信するために
前記データ信号および前記データ・クロック信号の信号
強度を調整するトランシーバと、前記トランシーバに結
合され、前記データ信号と前記データ・クロック信号と
を生成するデータ送信器とをさらに含むことを特徴とす
る、上記（９）に記載のデータ伝送システム。 （１１）前記受信装置が、前記データ・バスに結合さ
れ、前記データ・バスから受信するために前記データ信
号および前記データ・クロック信号の信号強度を調整す
るトランシーバと、前記トランシーバに結合され、前記
データ・バス内の前記パリティ位置に入っている前記デ
ータ・クロック信号を使用して、前記データ・バス内の
前記データ位置から前記データ信号をラッチするデータ
受信器をさらに含む、ことを特徴とする、上記（９）に
記載のデータ伝送システム。 （１２）前記データ送信器が、データを記憶し、データ
・クロック信号を生成するメモリ・バッファと、前記メ
モリ・バッファに結合され、さらに前記データ・バス内
の前記データ・ビット位置に結合されたデータ・ラッチ
回路と、前記データ・バス内の前記パリティ・ビット位
置に結合されたパリティ・ラッチ回路と、前記パリティ
・ラッチ回路と前記データ・ラッチ回路とに結合され、
前記データを前記データ・ラッチ回路にラッチし、さら
に前記データ・クロック信号を前記パリティ・ラッチ回
路にラッチするために使用される。クロック信号を発生
するクロック発振器とをさらに含むことを特徴とする、
上記（１０）に記載のデータ伝送システム。 （１３）前記データ受信器が、前記データ・バスに結合
され、前記データ・バス内の前記データ・ビット位置に
結合されたデータ入力線と前記データ・バス内の前記パ
リティ・ビット位置に結合されたクロック入力線とを含
む受信データ・ラッチ回路をさらに含むことを特徴とす
る、上記（１１）に記載のデータ伝送システム。 （１４）前記送信装置が、前記データ信号が前記受信装
置に完全に伝送されたときに１組の誤り信号を後で生成
し、前記誤り信号を前記データ・バスを介して前記受信
装置に送信することを特徴とする、上記（９）に記載の
データ伝送システム。 （１５）前記受信装置が前記データ信号が前記受信装置
で完全に受信されたときに１組の期待誤り検査信号を後
で生成し、次に前記期待誤り検査信号を前記送信装置か
ら受信した前記誤り検査信号と比較して、前記送信装置
と前記受信装置との間における前記データ信号の送信中
に誤りが発生したかどうかを判断することを特徴とす
る、上記（１４）に記載のデータ伝送システム。

【図面の簡単な説明】

【図１】本発明で実施される様々な機構を使用するデー
タ伝送システムを示すブロック図である。

【図２】（ａ）は、図１のデータ伝送システムに図示さ
れている送信装置内に含まれるデータ伝送論理回路を示
すブロック図である。（ｂ）は図１のデータ伝送装置に
図示されている受信装置内に含まれるデータ伝送論理回
路を示すブロック図である。

【図３】典型的な従来技術のデータ伝送システムにおい
て発生する時間スキュー問題を示すタイミング図であ
る。

【図４】本発明で実施される様々な機構を使用するデー
タ伝送システムに付随する最小限の時間スキューを示す
タイミング図である。

【図５】図１のデータ伝送システムにおいてデータの同
期化と妥当性検査を行う改良されたクロック信号を提供
する方法を示す流れ図である。

【符号の説明】

１０ データ伝送システム ２０ 送信装置 ２２ データ伝送論理回路 ２４ データ伝送論理回路 ２６ トランシーバ ２８ トランシーバ ３０ データ・バス ３２ データ・バス ４０ 受信装置 ４２ トランシーバ ４４ トランシーバ ４６ データ伝送論理回路 ４８ データ伝送論理回路 ６０ メモリ・バッファ ６２ ＦＩＦＯデータ・バス ６４ 制御信号線 ７０ データ・ラッチ回路 ７２ パリティ・ラッチ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホアン・アントニオ・ヤネス アメリカ合衆国85711 アリゾナ州トゥー ソン ホイッティアー・ストリート イー スト 4041

Claims (15)

【特許請求の範囲】
1. 【請求項１】送信装置と、受信装置と、前記送信装置と
   前記受信装置との間に結合されたデータ・バスとを有す
   るデータ伝送システムにおいて、前記受信装置における
   データ・ビット信号を同期化する方法であって、 （ａ）前記送信装置においてデータ・クロック信号を生
   成するステップと、 （ｂ）前記データ・バス内のパリティ・ビット位置への
   前記データ・クロック信号のラッチと、前記データ・バ
   ス内の１組のデータ・ビット位置への１組のデータ信号
   のラッチとを並列して行うステップと、 （ｃ）前記データ信号と前記データ・クロック信号を前
   記データ・バスで送信するステップと、 （ｄ）前記受信装置において前記パリティ・ビット位置
   内の前記データ・クロック信号を使用して前記データ・
   バス内の前記データ・ビット位置から前記データ信号を
   ラッチすることによって前記データ信号を受信するステ
   ップとを含む方法。
2. 【請求項２】（ｅ）前記送信装置において、前記送信装
   置から前記受信装置に前に送信された前記データ信号に
   従って１組の誤り検査信号を生成するステップと、 （ｆ）前記誤り検査信号を前記データ・バスの前記デー
   タ・ビット位置で前記受信装置に送信するステップとを
   さらに含む請求項１に記載の方法。
3. 【請求項３】（ｇ）前記受信装置において、前記受信装
   置で前に受信した前記データ信号に従って、１組の期待
   誤り検査信号を求めるステップと、 （ｈ）前記期待誤り検査信号を前記誤り検査信号と比較
   して、前記送信装置から前記受信装置への前記データ信
   号の送信中に誤りが発生したかどうかを検出するステッ
   プとをさらに含む、請求項２に記載の方法。
4. 【請求項４】送信装置と、受信装置と、前記送信装置と
   前記受信装置との間に結合されたデータ・バスとを有す
   るデータ伝送システムにおいて、前記送信装置における
   データ送信器であって、 データを記憶し、データ・クロック信号を生成するメモ
   リ・バッファと、 前記メモリ・バッファに結合され、さらに前記データ・
   バス内の１組のデータ・ビット位置に結合されたデータ
   ・ラッチ回路と、 前記データ・バス内のパリティ・ビット位置に結合され
   たパリティ・ラッチ回路と、 前記パリティ・ラッチ回路に結合と前記データ・ラッチ
   回路とに結合され、前記データを前記データ・ラッチ回
   路にラッチするためと前記データ・クロック信号を前記
   パリティ・ラッチ回路にラッチするために使用されるク
   ロック信号を発生するクロック発振器とを含むデータ送
   信器。
5. 【請求項５】前記メモリ・バッファが、データ入力線と
   データ出力線とクロック入力線とデータ・クロック出力
   線とをさらに含むことを特徴とする、請求項４に記載の
   データ送信器。
6. 【請求項６】前記データ・ラッチ回路が、データ入力線
   と、データ出力線と、クロック入力線とをさらに含み、
   前記データ入力線が前記メモリ・バッファの前記データ
   出力線に接続され、前記データ出力線が前記データ・バ
   ス内の前記データ・ビット位置に接続されることを特徴
   とする、請求項５に記載のデータ送信器。
7. 【請求項７】前記パリティ・ラッチ回路が、データ入力
   線と、データ出力線と、クロック入力線とをさらに含
   み、前記データ入力線が前記メモリ・バッファの前記デ
   ータ・クロック出力線に接続され、前記データ出力線が
   前記データ・バス内の前記パリティ・ビット位置に接続
   されることを特徴とする、請求項６に記載のデータ送信
   器。
8. 【請求項８】前記クロック発振器が、クロック入力線と
   クロック出力線とをさらに含み、前記クロック出力線が
   前記データ・ラッチ回路の前記クロック入力線に接続さ
   れ、前記パリティ・ラッチの前記クロック入力線にさら
   に接続されることを特徴とする、請求項７に記載のデー
   タ送信器。
9. 【請求項９】データ信号を送信する送信装置と、 データ信号を受信する受信装置と、 前記送信装置と前記受信装置との間に結合され、データ
   ・ビット位置とパリティ・ビット位置とを含むデータ・
   バスとを含み、 前記データ信号を前記データ・バスの前記データ・ビッ
   ト位置に入れ、前記送信装置で生成され前記受信装置に
   おいて前記データ信号をラッチするために使用される前
   記データ・クロック信号を前記データ・バスの前記パリ
   ティ・ビット位置に入れて前記データ・クロック信号を
   前記データ信号と共に送信することを特徴とする、デー
   タ伝送システム。
10. 【請求項１０】前記送信装置が、 前記データ・バスに結合され、前記データ・バスで前記
    受信装置に送信するために前記データ信号および前記デ
    ータ・クロック信号の信号強度を調整するトランシーバ
    と、 前記トランシーバに結合され、前記データ信号と前記デ
    ータ・クロック信号とを生成するデータ送信器とをさら
    に含むことを特徴とする、請求項９に記載のデータ伝送
    システム。
11. 【請求項１１】前記受信装置が、 前記データ・バスに結合され、前記データ・バスから受
    信するために前記データ信号および前記データ・クロッ
    ク信号の信号強度を調整するトランシーバと、 前記トランシーバに結合され、前記データ・バス内の前
    記パリティ位置に入っている前記データ・クロック信号
    を使用して、前記データ・バス内の前記データ位置から
    前記データ信号をラッチするデータ受信器をさらに含
    む、ことを特徴とする、請求項９に記載のデータ伝送シ
    ステム。
12. 【請求項１２】前記データ送信器が、 データを記憶し、データ・クロック信号を生成するメモ
    リ・バッファと、 前記メモリ・バッファに結合され、さらに前記データ・
    バス内の前記データ・ビット位置に結合されたデータ・
    ラッチ回路と、 前記データ・バス内の前記パリティ・ビット位置に結合
    されたパリティ・ラッチ回路と、 前記パリティ・ラッチ回路と前記データ・ラッチ回路と
    に結合され、前記データを前記データ・ラッチ回路にラ
    ッチし、さらに前記データ・クロック信号を前記パリテ
    ィ・ラッチ回路にラッチするために使用される。クロッ
    ク信号を発生するクロック発振器とをさらに含むことを
    特徴とする、請求項１０に記載のデータ伝送システム。
13. 【請求項１３】前記データ受信器が、 前記データ・バスに結合され、前記データ・バス内の前
    記データ・ビット位置に結合されたデータ入力線と前記
    データ・バス内の前記パリティ・ビット位置に結合され
    たクロック入力線とを含む受信データ・ラッチ回路をさ
    らに含むことを特徴とする、請求項１１に記載のデータ
    伝送システム。
14. 【請求項１４】前記送信装置が、前記データ信号が前記
    受信装置に完全に伝送されたときに１組の誤り信号を後
    で生成し、前記誤り信号を前記データ・バスを介して前
    記受信装置に送信することを特徴とする、請求項９に記
    載のデータ伝送システム。
15. 【請求項１５】前記受信装置が前記データ信号が前記受
    信装置で完全に受信されたときに１組の期待誤り検査信
    号を後で生成し、次に前記期待誤り検査信号を前記送信
    装置から受信した前記誤り検査信号と比較して、前記送
    信装置と前記受信装置との間における前記データ信号の
    送信中に誤りが発生したかどうかを判断することを特徴
    とする、請求項１４に記載のデータ伝送システム。