KR100250550B1 - 패리티에 기초한 데이터 처리 시스템에서 데이터 전송을 향상시키기 위한 방법 - Google Patents

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Abstract

패리티를 제공하는 본 발명의 데이터 전송 시스템은 수신 장치에서 동기 신호 또는 클로킹 신호(clocking signal)에 수반되는 데이터 바이트를 래치시키기 위해 데이터 버스를 따라 패리티 비트 위치(parity bit location) 내에 데이터 클로킹 신호(data clocking signal)를 전송하기 위한 방법 및 장치를 사용한다. 송신 장치는 데이터 버스를 통해 수신 장치와 연결되고, 데이터 클록 신호를 발생시키며, 그 데이터 클록 신호를 데이터 버스의 패리티 비트 위치 내로 래치시킨다. 그 후 클록 신호 및 데이터 바이트는 데이터 버스를 따라 수신 장치로 전송된다. 수신 장치는 클록 신호를 사용하여 데이터 버스로부터 데이터 바이트를 래치시킨다. 본 발명의 데이터 전송 시스템은 데이터 버스의 패리티 비트 위치 내에서, 전송된 데이터 클록 신호를 사용하여 수신 장치에서 동기 신호 또는 클로킹 신호에 수반되는 데이터 바이트의 유효성을 확인(validate)하고 그 데이터 바이트를 동기화한다.

Description

패리티에 기초한 데이터 처리 시스템에서 데이터 전송을 향상시키기 위한 방법
본 발명은 데이터 처리 시스템에서의 데이터 전송에 관한 것으로, 구체적으로는 에러를 검출하기 위해 패리티 비트를 사용하는 시스템에서 데이터를 전송하기 위한 개선된 방법 및 장치에 관한 것이다.
데이터 처리 시스템은 통상 중앙 처리 장치 또는 프로세서를 포함하여, 프로세서에 연결되어 있는 서로 다른 주변 장치들 사이에서의 정보 또는 데이터의 이동을 관리한다. 데이터의 이동을 관리하기 위해, 데이터 처리 시스템은 통상 사용자 제어 입력 장치로부터 데이터 요구를 수신하고, 데이터 저장 장치에서 데이터를 액세스하며, 중앙 처리 장치에서 데이터를 수정하고, 상기 데이터를 데이터 저장 장치에 다시 저장한다. 데이터 처리 시스템은 그 시스템 전부가 하나 이상의 회로 기판 내에 포함되는 작은 시스템에서부터 아주 먼 거리로 이격되어 있는 다수의 시스템 사이에서 큰 데이터 블록을 전송하는 커다란 시스템에 이르기까지 크기 및 범위가 다양하다. 또한, 중앙 처리 장치는 작은 마이크로 프로세서에서부터 커다란 호스트 프로세싱 유닛에 이르기까지 크기 및 범위가 다양하다.
데이터 프로세싱 시스템에서 중앙 처리 장치 또는 프로세서는 통상 시스템을 관리하기 위한 집중 제어 수단(central controlling means)의 기능을 수행한다. 프로세서는 주변의 다른 구성요소들(components), 회로, 메모리, 및/또는 장치들을 제어한다. 프로세서는 주변 장치로부터 신호 및 정보를 수신하고, 이러한 정보에 기초하여 결정을 내리며, 이들 결정에 기초하여 일정한 동작을 수행한다. 때에 따라서는, 프로세서가 주변 장치들에 대한 응답을 제공하는 동작을 수행하기도 한다.
프로세서와 주변 장치들을 상호 연결시켜주는 전송선을 통해 데이터를 전송함으로써 일반적으로 프로세서와 주변 장치들 사이에서 정보의 전송이 이루어진다. 정보는 통신 신호 및/또는 데이터 바이트로 이루어져 있으며, 통신선을 통해 어느 방향으로도(즉, 양 방향으로) 전송될 수 있다. 동기 신호 또는 클로킹 신호(clocking signal)는 흔히 송신 장치로부터 수신 장치로 전송되는 통신 신호 및/또는 데이터 바이트에 함께 수반된다. 이들 동기 신호 또는 클로킹 신호(synchronization or clocking signal)는 송신 장치 및 수신 장치 사이에서 전송되는 정보의 타이밍을 조절하여, 전송선 상의 데이터의 유효성을 확인(validate)한다. 이들 신호들은 신호선 또는 데이터 버스가 유효 정보를 포함하고 있다는 것을 수신 장치에 통보하여, 수신 장치가 신호선 또는 데이터 버스 상의 정보를 래치(latch)하도록 해준다.
클록 신호는 송신 장치에서 수신 장치로 전송될 때 데이터와 제시간에 동기화가 이루어져야 한다. 즉, 클록 펄스의 유효화를 확인하기 위한 단부(edge)는 데이터 버스가 유효 데이터를 포함하는 시간 간격(interval in time)과 적절하게 정렬되어야 한다. 송신 장치에서는 이러한 타이밍 동기화가 용이하게(straight-forward) 이루어진다. 송신 장치에서는 회로를 적절히 설계하여 클록 신호 및 유효 데이터를 정렬시킬 수 있다. 그러나, 수신 장치에서는 클록 신호를 유효 데이터에 정렬시키는 것이 그리 쉬운 문제가 아니다. 전송 지연으로 인해 클록 신호는 데이터 바이트에 대해 상대적으로 스큐(skew)될 수 있다. 클록 신호는 통상 유효 데이터에 대한 시간 간격의 1/2이다.
기타 다른 요인들이 수신 장치에서의 시간 스큐 문제(time skew problem)를 증대시키는데, 다중 데이터 바이트 전송에 단일 클록 신호를 사용하는 것, 송신 장치와 수신 장치 간의 거리를 늘리는 것, 그리고 데이터 전송 속도를 증가시키는 것 등이 이러한 요인들에 해당된다. 만일 클록 신호 및 데이터 간의 시간 스큐가 수신 장치에서 지나치게 크면, 클록 펄스는 데이터가 유효하지 않은 값(invalid value) 또는 데이터가 전송 시퀀스(transfer sequence) 내의 잘못된 바이트에 해당되는 지점에서 데이터 버스의 유효성을 확인하려고 시도한다.
송신 장치에서 수신 장치로 데이터를 전송하기 위한 현재의 방법들(techniques)에서는 단일 클록 신호(single clock signal)를 사용하여 다중 데이터 바이트(multiple data bytes)를 동기화하고 있다. 단일 클록 펄스를 사용함으로써 시간 스큐 문제가 악화된다. 수신 장치에서는 통상적으로 제 2 데이터 바이트가 제 1 데이터 바이트 또는 클록 신호에 비해 시간적으로 서로 다르게 스큐된다. 클록 펄스를 좁히는 경우에는 수신 장치에서 시간 스큐가 증가되는 문제가 단지 부분적으로만 해결될 수 있다. 또한, 클록 펄스를 더 짧게 하기 위해서는 더 높은 주파수가 필요하거나 또는 동일한 데이터 속도에 대해 더 빠른 클록 신호가 필요하다. 효과적인 데이터 전송 시스템은 클록 주파수 및 데이터 속도에 있어서의 차이를 최소화한다.
현재의 데이터 전송 시스템에서는 또한 데이터가 멀리 떨어져 있는 송신 장치 및 수신 장치 사이에서 전송되어져야 한다. 전송 거리가 길어지면 수신 장치에서 데이터와 클로킹 신호 간의 시간 스큐가 증가한다. 앞에서 설명한 바와 같이, 시간 스큐가 증가하면 수신 장치에서 데이터의 유효성 문제가 발생한다. 유효성을 확인하기 위한 클록 펄스의 단부는 데이터가 유효하지 않은 것이거나 또는 전송 시퀀스 내의 잘못된 데이터 바이트에 해당되는 데이터 버스 상의 한 지점과 정렬될 수 있다. 또한, 효과적인 데이터 전송 시스템은 더 빠른 데이터 속도를 필요로 하는데, 데이터 속도가 빨라지면 클록 신호도 더 빨라져야 한다. 클록 속도가 증가하면 클록 펄스의 폭이 감소한다. 더 작은 클록 펄스가 더 큰 시간 스큐와 결합하면 수신 장치에서의 데이터 유효성 문제가 악화된다.
데이터 전송 시스템은 흔히 패리티 비트(parity bit)를 사용하여 데이터가 송신 장치 및 수신 장치 사이에서 전송될 때 발생하는 데이터 에러를 검출한다. 본 발명 기술 분야의 당업자는 이러한 패리티 비트가 통상적으로 데이터 전송 시스템에서 사용되고 있으며 데이터 전송 에러를 검출하기 위한 효과적인 방법(technique)이라는 점을 이해하고 있다. 송신 장치는 일반적으로 전송되는 각 데이터 바이트에 대해 특정한 패리티 비트를 발생시키고, 데이터 버스 상으로 그 패리티 비트를 개별적으로 래치시킨다. 패리티 비트는 송신 장치로부터 수신 장치까지 데이터 비트에 수반되고, 클록 신호에 의해 수신 장치의 데이터 버스 상으로 래치된다. 또한, 수신 장치는 동일한 방법을 사용하여 수신된 각 데이터 비트의 패리티를 체크하고, 예측 패리티(expected parity)를 수신된 데이터 바이트의 실제 패리티와 비교한다. 만일 패리티 값이 일치하지 않으면, 패리티 에러가 표시(flagged)되어, 데이터의 전송 도중에 발생되는 에러를 표시한다.
따라서, 데이터 전송 도중에 데이터와 클록 신호 간의 시간 스큐가 최소화되도록 수신 장치에서 데이터의 유효성을 확인하는 클록 신호를 제공하기 위한 개선된 방법 및 시스템이 필요하다. 본 발명은 송신 장치 및 수신 장치 사이에서 클록 신호를 전송하기 위해 데이터 버스 내의 패리티 비트 위치(parity bit location)를 사용한다. 클록 신호를 전송하기 위해 패리티 비트를 사용하면 데이터 전송 도중에 발생하는 클록 신호와 데이터 간의 시간 스큐를 최소화하고, 더 빠른 데이터 전송 속도를 제공하며, 멀리 떨어져 있는 송신 장치 및 수신 장치 사이에서의 전송을 가능하게 해준다. 또한, 본 발명은 데이터 전송 에러를 검출하는데 더 이상 패리티 비트를 사용하지 않으므로 이들 데이터 전송 에러를 검출하기 위한 대체 수단(alternative means)을 사용한다.
본 발명의 목적은 데이터 클록 신호를 전송하기 위해 데이터 버스를 따르는 패리티 비트의 위치를 사용하여, 송신 장치에서 수신 장치로 전송되는 데이터를 동기화하기 위한 개선된 방법 및 장치를 제공하는 것이다.
본 발명의 제 1 실시예는 송신 장치와 수신 장치 사이에서 전송되는 데이터를 동기화하기 위한 개선된 방법을 제공한다. 본 발명의 방법에 따르면, 먼저 송신 장치에서 클록 신호가 발생된다. 그 후, 클록 신호는 송신 장치를 수신 장치에 접속시키는 데이터 버스 내에 있는 패리티 위치로 래치된다. 그 후, 클록 신호 및 데이터 바이트는 데이터 버스를 따라 수신 장치로 전송된다. 수신 장치는 클록 신호 및 데이터 바이트를 수신하고, 클록 신호를 사용하여 데이터 버스로부터 클록 신호와 함께 수반되어 전송된 데이터를 래치한다. 데이터 스트림 내의 각 데이터 바이트에 대해 상기 시퀀스(sequence)가 반복된다. 본 발명의 방법에 따르면, 데이터 스트림의 단부에서 에러 검출 코드가 발생되고, 이들 에러 검출 코드는 데이터 바이트로서 송신 장치에서 수신 장치로 전송된다. 그 후, 수신 장치는 이들 에러 검출 코드를 사용하여 송신 장치에서 수신 장치로 데이터가 전송되는 도중에 에러가 발생하였는지의 여부를 결정한다.
본 발명의 또 다른 실시예는 송신 장치와 수신 장치 사이에서 전송되는 데이터를 동기화하기 위한 개선된 데이터 전송 시스템을 제공한다. 본 발명의 시스탬은 송신 장치와 수신 장치 사이에 연결되어 있는 데이터 버스를 포함한다. 데이터 버스는, 데이터를 가지며 패리티 비트를 전송하기 위한 위치(location)를 포함한다. 송신 장치에서 발생된 클록 신호는 데이터 버스 내의 패리티 비트 위치 내로 래치된다. 그 후, 클록 신호 및 데이터 바이트는 데이터 버스를 따라 수신 장치로 전송된다. 수신 장치는 데이터 버스의 패리티 비트 위치 내에서 전송된 클록 신호를 사용하여 데이터를 래치시키기 위한 논리(logic)를 포함한다. 전송된 클록 신호는 래치용 논리의 클록과 연결되고, 데이터 버스 데이터 비트 위치는 래치용 논리 내의 데이터 단자(data ports)와 연결된다. 따라서, 클록 신호는 그에 수반되는 데이터 비트의 유효성을 수신 장치에서 확인한다. 송신 장치 및 수신 장치는 에러 검출 코드를 발생시키기 위한 논리를 더 포함한다. 수신 장치는 또한 수신 장치에서 계산된 에러 검출 코드가 송신 장치로부터 전송된 코드와 일치하는지를 확인하기 위한 비교기(comparator)를 포함한다.
본 발명은 송신 장치 및 수신 장치 사이에서 클록 신호 및 데이터를 전송하기 위한 개선된 시스템 및 방법(technique)을 제공하는데, 이러한 시스템 및 방법에서는 클록 신호가 수신 장치에서 데이터의 유효성을 확인한다. 본 발명은 데이터 버스 내의 패리티 비트 위치를 사용하여 송신 장치 및 수신 장치 사이에서 클록 신호를 전송한다. 데이터 버스 내의 패리티 비트 위치를 사용하면, 데이터 전송 도중에 발생하는 클록 신호와 데이터 간의 시간 스큐를 최소화시키고, 더 빠른 데이터 전송 속도를 제공하며, 멀리 떨어져 있는 송신 장치 및 수신 장치 사이에서의 전송을 가능하게 해준다.
본 발명의 상술한 목적과 기타의 목적, 특징, 및 장점들은, 첨부 도면에 예시된 바와 같이, 후술하는 본 발명의 바람직한 실시예에 대한 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명에 구현된 다양한 특징을 사용하는 데이터 전송 시스템의 블록도.
도 2a는 도 1의 데이터 전송 시스템에 도시된 송신 장치 내에 포함되어 있는 데이터 전송 논리의 블록도.
도 2b는 도 1의 데이터 전송 시스템에 도시된 수신 장치 내에 포함되어 있는 데이터 전송 논리의 블록도.
도 3은 전형적인 종래 기술의 데이터 전송 시스템에서 발생하는 시간 스큐 문제를 도시한 타이밍도.
도 4는 본 발명에 구현된 다양한 특징을 사용하는 데이터 전송 시스템과 관련된 최소 시간 스큐를 도시한 타이밍도.
도 5는 도 1의 데이터 전송 시스템에서 데이터를 동기화하고 그 데이터의 유효성을 확인하기 위한 개선된 클록 신호를 제공하는 방법의 흐름도.
<도면의 주요부분에 대한 부호의 설명>
10 : 전송 시스템
20 : 송신 장치
22, 24, 46, 48 : 데이터 전송 논리(data transfer logic)
26, 28, 42, 44 : 송수신기(transceiver)
30, 32, 62 : 데이터 버스
34 : 공통 클록 신호
40 : 수신 장치
50 : 클록 발생기
52, 54 : 출력 클록 신호
60, 82 : 메모리 버퍼
64 : 데이터 이용 가능 제어 신호
70, 80 : 데이터 래치
72 : 패리티 래치(parity latch)
100, 102, 130, 134 : 데이터 바이트
104, 132, 136 : 클록 신호(clock signal)
도면을 구체적으로 참조하여 본 발명을 설명하기로 한다. 각 도에 있어서 유사한 참조 번호는 유사한 형태 및 구성 요소를 나타낸다. 본 발명은 통상적인 데이터 전송 시스템에 구현되는 것으로 기술될 것이다. 도 1로 되돌아가면, 송신 장치 (20)과 수신 장치 (40)으로 이루어지는 데이터 전송 시스템 (10)이 도시되어 있다. 2개의 데이터 버스 (30) 및 (32)는 송신 장치 (20)과 수신 장치 (40)을 연결한다. 제 1 데이터 버스 (30)은 데이터 비트가 0-7인 제 1 데이터 바이트와 제 1 패리티 비트 P0를 전송한다. 제 2 데이터 버스 (32)는 데이터 비트가 8-15인 제 2 데이터 바이트와 제 2 패리티 비트 P1을 전송한다. 송신 장치 (20)은 공통 클록 신호 (34), 데이터 체인(data chain) 내의 각 데이터 바이트를 래치시키기 위한 데이터 전송 논리(data transfer logic) (22) 및 (24), 및 데이터 체인 내의 래치된 각 데이터 바이트를 데이터 버스 (30) 및 (32)로 인터페이스하기 위한 송수신기(transceiver) (26) 및 (28)을 포함한다. 수신 장치 (40)은 또한 데이터 체인 내의 각 데이터 바이트를 데이터 버스 (30) 및 (32)로부터 인터페이스하기 위한 송수신기 (42) 및 (44)와 데이터 바이트를 래치시키기 위한 데이터 전송 논리 (46) 및 (48)을 포함한다.
통상적인 데이터 전송 시스템은 또한 데이터 바이트를 데이터 버스 상으로 또는 데이터 버스로부터 분리되도록 동기화시키기 위한 신호를 필요로 한다. 이러한 목적을 위해 통상적인 데이터 전송 시스템은 클록 신호를 사용한다. 따라서, 이들 통상적인 데이터 전송 시스템은 클록 신호를 전송하기 위해 송신 장치 (20)과 수신 장치 (40) 사이에 추가적인 신호선이 필요하다. 그러나, 도 1에 구현된 본 발명의 데이터 전송 시스템 (10)은 송신 장치 (20)과 수신 장치 (40) 사이에 추가적인 신호선을 필요로 하지 않는데, 그 이유는 클록 신호 (34)가 패리티 비트 위치를 사용하는 데이터 버스 (30) 및 (32)를 따라 전송되기 때문이다. 송신 장치 (20)에서, 공통 클록 신호 (34)는 데이터 버스 (30) 및 (32)에 각각 대응하는 데이터 전송 논리 (22) 및 (24)에 연결되어 있다. 데이터 전송 논리 (22) 및 (24)는 데이터 바이트를 데이터 버스 (30) 및 (32) 상으로 래치시키고, 또한 클록 신호를 데이터 버스 (30) 및 (32)의 패리티 비트 위치 상으로 래치시킨다. 그 후, 각 데이터 바이트와 클록 신호는 데이터 버스 (30) 및 (32)를 따라 수신 장치 (40)으로 전송된다. 수신 장치 (40)에서, 데이터 전송 논리 (46) 및 (48)은 패리티 비트 위치 내의 대응 클록 신호를 사용하여 데이터 버스 (30) 및 (32)로부터 각 데이터 바이트의 유효성을 확인하고 또한 각 데이터 바이트를 래치시킨다.
도 2a를 참조하면, 송신 장치 (20)에서 데이터 전송 논리 (22) 및 (24)를 기술하는 블록도가 도시되어 있다. (선입선출: FIFO) 메모리 버퍼 (60)은 수신 장치 (40)으로 전송될 데이터 체인을 포함한다. 메모리 버퍼 (60)은 적어도 2개의 출력을 포함하는데, 이들 2개의 출력은 수신 장치 (40)으로 전송될 데이터 바이트를 포함하는 FIFO 데이터 버스 (62)용 출력과 메모리 버퍼가 유효 데이터를 FIFO 데이터 버스 (62) 상으로 위치시키는 시점을 표시하는 제어 신호 (64)이다. FIFO 데이터 버스 (62)는 메모리 버퍼 (60)의 출력을 8비트로 된 데이터 래치 (70)의 데이터 입력에 연결시킨다. 데이터 이용 가능 제어 신호 (64)는 단일 비트로 된 패리티 래치(single bit parity latch) (72)의 데이터 입력에 연결된다.
데이터 전송 논리 (22) 및 (24)는 또한 클록 발생기 (50)을 포함한다. 클록 발생기는 송신 장치 (20) 내의 공통 클록 신호 (34)를 2개의 출력 클록 신호 (52) 및 (54)로 변환시킨다. 제 1 클록 신호 (52)는 공통 클록 신호 (34)와 주파수가 동일하고, 8비트로 된 데이터 래치 (70)의 클록 입력에 접속된다. 제 2 클록 신호 (54)는 공통 클록 신호 (34)의 주파수의 2배의 주파수에서 동작하고, 단일 비트로 된 패리티 래치 (72)의 클록 입력에 연결된다. 공통 클록 신호 (34)는 각 데이터 버스 (30) 및 (32)의 데이터 전송 논리 (22) 및 (24)에 대한 공통 클록 입력으로서의 기능을 수행하며, 개별 데이터 버스 (30) 및 (32) 간의 동기화를 제공한다.
8비트로 된 데이터 래치 (70)은 8비트로 된 출력을 포함하는데, 이 8비트로 된 출력은 송신 장치 (20)에서 송수신기 (26) 및 (28)의 입력에 접속된다. 또한, 단일 비트로 된 패리티 래치 (72)의 출력은 송수신기 (26) 및 (28)의 입력에 접속된다. 일반적으로, 패리티 비트는 FIFO 메모리 버퍼 (60) 내에서 발생되고, 단일 비트 패리티 래치 (72) 내로 래치되어, 송수신기 (26) 및 (28)을 통해 데이터 버스 (30) 및 (32) 상으로 전송된다. 그러나, 본 발명은 데이터 버스 (30) 및 (32) 내의 패리티 비트 위치를 사용하여 수신 장치 (40)에서 데이터의 유효성을 확인하고 그 데이터를 동기화하는데 사용되는 클록 신호를 전송한다. 클록 신호 발생기는 송신 장치 (20) 내의 공통 클록 신호 (34)에 동기화된 2개의 클록 신호를 발생시킨다. 제 1 클록 신호 (52)는 FIFO 데이터 버스 (62)에서 나오는 데이터 바이트를 8비트로 된 데이터 래치 (70) 내로 클록한다. 공통 클록 신호 (34)의 주파수의 2배의 주파수로 동작하는 제 2 클록 신호 (54)는 FIFO 메모리 버퍼 (60)에서 나오는 데이터 이용 가능 제어 신호를 데이터 버스 (30)의 패리티 비트 위치 내에 있으며 또한 수신 장치 (40)으로 전송될 데이터 클로킹 신호로 변환시킨다.
본 발명 기술 분야의 당업자라면 2개의 개별 클록 신호 (52) 및 (54) 모두가 데이터 전송 논리 (22) 및 (24)에 사용될 필요가 없다는 점을 인식할 것이다. 도시되지 않은 또 다른 실시예에서는 하나의 클록 신호가 사용될 수 있다. 이러한 구성에 있어서, 데이터 바이트는 단일 클록 신호의 2번의 주기(cycle)에 대해 8 비트 데이터 래치 (70)에서 간단하게 래치될 수 있다. 이것은 8 비트 데이터 래치 (70)의 데이터 입력에 멀티플렉서를 사용함으로써 달성될 수 있다. 데이터 래치 (70)의 데이터 출력은 하나의 데이터 입력으로 멀티플렉서에 피드백된다. 멀티플렉서에 대한 또 다른 데이터 입력은 메모리 버퍼 (60)의 데이터 출력에 접속(attach)된다. 메모리 버퍼로부터 나오는 데이터 이용 가능 제어 신호 (64)는 멀티플렉서의 클록 입력에 연결된다. 단일 클록 신호는 8비트로 된 데이터 래치 (70)과 단일 비트 패리티 래치 양자의 클록 입력에 접속된다.
도 2b를 참조하면, 수신 장치 (20)에서 데이터 전송 논리 (46) 및 (48)을 기술하는 블록도가 도시되어 있다. 8비트로 된 데이터 래치 (80)은 자신의 데이터 입력에서 송수신기 (42) 및 (44)로부터 나오는 데이터 바이트를 수신한다. 8비트로 된 데이터 래치 (80)에 대한 클록 입력은 송수신기 (42) 및 (44)를 통해 공급되는 데이터 버스 (30) 및 (32) 상의 패리티 비트 위치에 연결되어 있다. 데이터 래치 (80)은 또한 전송된 데이터 바이트를 수신 장치 (40)에 있는 메모리 버퍼 (82)로 전송하기 위한 8비트로 된 출력을 포함한다. 이러한 구성에 있어서, 데이터 버스 (30) 및 (32) 내의 패리티 비트 위치는 수신 장치 (40)에서 데이터 바이트를 동기화시키고 그 데이터 바이트의 유효성을 확인하는데 사용될 클록 신호를 포함하며, 데이터 래치 (80)의 클록 입력에 접속된다. 데이터 버스 (30) 및 (32)의 패리티 비트 위치 내의 클록 신호가 데이터 래치 (80)의 클록 입력에 도달할 때 데이터 래치 (80)은 자신의 데이터 입력으로부터 나오는 데이터 바이트를 래치시킨다. 상기 언급한 바와 같이 데이터 클록 신호와 데이터 바이트 간의 시간 스큐는 데이터 클로킹 신호가 데이터 버스 (30) 및 (32)의 패리티 비트 위치 내에 있는 데이터 바이트에 수반되므로 수신 장치 (40)에서 크게 감소되어야 한다.
도 3의 타이밍도는 데이터 클로킹 신호, 또는 유효성 확인 신호를 사용하지 않는 통상적인 데이터 전송 시스템 내에서 발생하는 시간 스큐 문제를 도시하고 있다. 2개의 데이터 바이트 (100) 및 (102)는 송신 장치 (20)에서 시간 간격 tx(106) 동안 유효 데이터를 포함한다. 클로킹 신호 (104)는 시간 간격 (106)의 1/2에 해당하는 시간 간격 tx/2 (108)에서 동작한다. 클로킹 신호 (104)의 하강 단부(falling edge)는 데이터 바이트 (100) 및 (102)의 유효성을 확인한다. 본 발명의 경우 하강 단부에 해당하는 클로킹 신호 (104)의 트리거링 단부(triggering edge)는 데이터 바이트 (100) 및 (102)가 유효값을 포함하는 시간 간격의 중간 지점(midpoint)에 정렬되는 것이 이상적이다. 2개의 시간 간격 tsu(110) 및 thld(112)는 최소 시간의 척도(measure)가 되는데, 클록 신호의 유효성을 확인하는 단부에서의 데이터 값은 이러한 최소 시간 범위 내에서 안정된 값을 가져야 한다. 제 1 시간 간격 tsu(110)은 유효 데이터 값에 대한 클록 신호 (104)의 래칭 단부 이전의 최소 시간을 나타낸다. 또한, 제 2 시간 간격 thld(112)는 데이터 값이 안정되어야 하는 클록 신호 (104)의 래칭 단부 이후의 최소 시간을 나타낸다.
송신 장치 (20)에서, 도 3은 단일 클록 신호 (104)에 의해 클록되어야 할 2개의 데이터 바이트 (100) 및 (102)를 도시하고 있다. 시간 스큐가 존재하지 않는 경우, tsu(110) 및 thld(112) 양자는 동일한 클록 간격 tx/2 (108)이 될 것이다. 그러나, 이러한 통상적인 데이터 클로킹 방법(technique)을 사용하는 데이터 전송 시스템에서는 흔히 2개의 데이터 바이트 (100) 및 (102) 내의 유효 데이터 값에 대한 시간 간격들 (106) 간에 오프셋(offsets)이 발생한다. 이러한 오프셋 또는 시간 스큐는 유효 데이터에 대한 시간 간격(106)이 클록 신호 (104)에 뒤쳐져서 따라갈(trail) 경우 tsu(110)을 감소시킨다. 만일 데이터 바이트 (100) 및 (102) 중 어느 하나에 대한 시간 간격 (106)이 클록 신호 (104)보다 선행하는 경우, 시간 스큐는 thld(112)를 감소시킨다. 따라서, 하나의 데이터 바이트 (100)에 대해 유효 데이터에 대한 시간 (106)이 클록 시간 (104)보다 선행하고, 또 다른 데이터 바이트 (102)에 대해 유효 데이터에 대한 시간 간격 (106)이 클록 신호 (104)에 뒤쳐져서 따라갈 경우, 시간 스큐에 의해 tsu(110) 및 thld(112) 양자가 모두 감소될 수 있다.
수신 장치 (40)에서, 도 3은 시간 스큐가 증가(amplify)될 수 있는 방법을 도시하고 있다. 개별 데이터 버스 (30) 및 (32)를 통해 데이터 바이트 (100) 및 (102)를 전송하면 클록 신호 (104)에 대해 데이터 바이트 (100) 및 (102)의 추가적인 쉬프팅(shifting)이 종종 발생한다. 추가된 시간 쉬프트는 수신 장치 (40)에서 tsu(110) 및 thld(112)를 더욱 감소시킨다. 이 경우, 제 1 데이터 바이트 (100)은 클록 신호 (104)보다 선행하고, 제 2 데이터 바이트 (102)는 클록 신호 (104)에 뒤쳐져서 따라간다. 이러한 시간 쉬프트는 tsu(110) 및 thld(112)로 하여금 이상적인 값인 tx/2 (108)의 일부분(fraction)이 되도록 한다. 시간 스큐가 심하게 커지는 경우, tsu(110) 및/또는 thld(112) 영(0)에 도달할 수 있다. 만일 tsu(110)이 영(0)에 도달하면, 수신 장치 (40)에서의 데이터 전송 논리 (46) 및 (48)은 유효하지 않거나 모호한(indeterminate) 데이터 또는 데이터 시퀀스 내의 선행 데이터 바이트(previous data byte)를 래치하여 그 데이터 바이트의 제 2의 사본(second copy)을 저장할 수 있다. 마찬가지로, 만일 thld(112)가 영(0)에 도달하면, 데이터 전송 논리 (46) 및 (48)은 유효하지 않거나 모호한 데이터 또는 데이터 체인 내의 다음번 데이터 바이트(next data byte)를 래치하여 시퀀스 내의 현재 데이터 바이트를 스킵(skipping)한다.
도 4의 타이밍도는 송신 장치 (20)과 수신 장치 (40) 사이에서 데이터 전송 도중에 시간 스큐의 문제를 개선하는 본 발명의 방법을 나타내고 있다. 유효 데이터에 대한 개별 시간 간격 tx0(120) 및 tx1(124)가 각 데이터 바이트 (130) 및 (134)에 대해 도시되어 있다. 각 데이터 바이트 (130) 및 (134)는 개별 데이터 버스 (30) 및 (32)를 따라 전송된다. 또한, 클록 신호 (132) 및 (136)은 각 데이터 버스 (30) 및 (32) 내의 패리티 비트 위치 내에 있는 각 데이터 바이트 (130) 및 (134)에 수반된다. 또한, 각 클록 신호의 간격 tx0/2 (122) 및 tx1/2 (126)은 유효 데이터의 대응 시간 간격 (120) 및 (124)의 1/2에 해당한다. 각 클록 신호 (132) 및 (136)의 하강 단부는 각각의 데이터 버스 (30) 및 (32) 상의 데이터 바이트 (130) 및 (134)의 유효성을 확인한다. 유효 데이터에 대한 클록 신호 (132) 및 (136)과 시간 간격 (120) 및 (124) 간의 시간 스큐는 송신 장치 (20)에서 최소화되는데, 그 이유는 개별 클록 신호 (132) 및 (136)이 대응하는 데이터 버스 (30) 및 (32)의 패리티 비트 위치 내에 있는 대응 데이터 바이트 (130) 및 (134)에 수반되기 때문이다.
수신 장치 (40)에서, 타이밍도는 2개의 데이터 바이트 (130) 및 (134) 간의 시간 스큐가 상당히 큰 경우에도 클록 신호 (132)와 데이터 바이트 (130) 간의 시간 스큐가 최소로 되는 방법을 나타내고 있다. 각 데이터 버스 (30) 및 (32) 내의 패리티 비트 위치를 사용하는 데이터의 유효성 확인 신호 또는 데이터 클로킹 신호를 전송하면, 데이터 바이트 (130) 및 (134)와 그에 대응하는 클록 신호 (132) 및 (136) 간의 시간 쉬프트가 최소화된다. 따라서, 각 클록 신호 (132) 및 (136)에 대한 설정 시간(set-up time) tsu(140) 및 (144)와 유지 시간(hold time) thld(142) 및 (146)은 클록의 시간 간격 tx0/2 (122) 및 tx1/2 (126)에 해당하는 최적의 값에 접근한다. tsu(140) 및 (144)와 thld(142) 및 (146)을 약간 감소시키면, 유효하지 않거나 또는 모호한 데이터 또는 시퀀스 내의 부정확한 데이터 바이트를 클로킹하기 위한 포텐셜은 사실상 제거된다.
도 5를 참조하면, 데이터 버스 (30) 내의 패리티 비트 위치를 사용하여 송신 장치 (20)에서 수신 장치 (40)으로 데이터 클로킹 신호 또는 유효화 확인 신호를 전송하는 방법 (200)에 대한 흐름도가 기술되어 있다. 단계 (210)에서는, 메모리 버퍼 (60)으로부터 나오는 데이터 이용 가능 신호 (64)로부터 데이터 클록 신호가 송신 장치 (20)에서 발생된다. 단계 (220)에서는, 변환된 공통 클록 신호 (54)가 단일 비트로 된 패리티 래치 (72) 내로 데이터 클록을 래치시킨다. 단계 (230)에서는, 메모리 버퍼 (60)으로부터 나오는 데이터 바이트가 변환된 제 2 공통 클록 신호 (52)를 사용하는 데이터 래치 (70) 내로 래치된다. 단계 (240)에서는, 데이터 바이트 및 데이터 클록 신호가 데이터 버스 (30) 상으로 로드된다. 패리티 래치가 데이터 클록 신호를 데이터 버스의 패리티 비트 위치 상으로 이동시킴과 동시에 데이터 래치 (70)은 데이터 바이트를 데이터 버스의 데이터 부분 상으로 이동시킨다. 단계 (250)에서는, 클록 신호 및 데이터 바이트가 데이터 버스 (30)을 따라 수신 장치 (40)으로 전송된다. 단계 (260)에서, 수신 장치 (40)은 데이터 클록 신호 및 데이터 바이트를 수신하고, 데이터 클록 신호를 사용하여 수반되는 데이터 바이트의 유효성 여부를 확인한 후 그 데이터 바이트를 데이터 래치 (80) 내로 래치시킨다.
단계 (270)에서는, 데이터 시퀀스 내의 모든 데이터 바이트가 송신 장치 (20)으로부터 수신 장치 (40)으로 전송되었는지의 여부가 결정된다. 만일 모든 데이터 바이트가 전송되지 않은 경우에는, 본 발명의 방법은 데이터 체인 내의 또 다른 데이터 바이트를 전송하기 위해 단계 (210)으로 되돌아 간다. 그렇지 않으면(즉, 모든 데이터 바이트가 전송된 경우에는), 단계 (280)에서 순환 중복 검사(cyclic redundancy check: CRC) 또는 에러 코드(error code)가 송신 장치 (20)에서 발생된다. 단계 (290)에서는 예측되는 CRC 또는 에러 코드가 수신 장치 (40)에서 계산된다. 단계 (300)에서는, 발생된 CRC가 송신 장치 (20)에서 수신 장치 (40)으로 데이터 바이트로서 전송된다. 그 후 단계 (310)에서는, 전송된 CRC가 예측 CRC와 비교되어 송신 장치 (20)과 수신 장치 (40) 간의 데이터 체인의 전송 도중에 에러가 발생하였는지의 여부가 결정된다.
본 발명의 방법 및 장치에서는 데이터 클록 신호를 전송하기 위해 데이터 버스를 따라 패리티 비트의 위치를 사용함으로써 송신 장치에서 수신 장치로 전송되는 데이터의 동기화가 개선되고, 데이터 전송 도중에 발생하는 클록 신호와 데이터 간의 시간 스큐가 최소화되며, 더 빠른 데이터 전송 속도를 제공하고, 멀리 떨어져 있는 송신 장치 및 수신 장치 사이에서의 전송이 가능하게 된다.
본 발명은 바람직한 실시예에 대해 특별히 도시되고 기술되었지만, 당업자는 본 발명의 정신 및 범위를 벗어남이 없이 본 발명에 대한 형태 및 상세한 내용에 있어서 다양한 변경이 이루어질 수 있다는 점을 이해할 수 있을 것이다. 예를 들어, 본 발명의 실시예는 2개의 데이터 바이트와 대응하는 패리티 비트 위치 내의 2개의 데이터 클록 신호를 동시에 전송하기 위한 2개의 데이터 버스를 보여주고 있다. 그러나, 본 발명은 각각 데이터 클록 신호를 전송하기 위한 패리티 비트 위치를 포함하는 4개의 데이터 버스를 따르는 4개의 데이터 바이트와 같은 2개 이상의 데이터 바이트를 동시에 전송하는데 사용될 수도 있다. 이러한 구성은 데이터 클록 신호에 필요한 주파수를 증가시키지 않고도 2배의 데이터 전송 속도를 효과적으로 달성한다.

Claims (15)

  1. 송신 장치, 수신 장치, 상기 송신 장치 및 수신 장치 사이를 연결하는 데이터 버스를 구비한 데이터 전송 시스템에서, 상기 송신 장치에서 데이터 비트 신호(data bit signal)를 동기화하기 위한 방법이
    a) 송신 장치에서 데이터 클록 신호(data clock signal)를 발생시키는 단계;
    b) 상기 데이터 클록 신호는 데이터 버스 내에 있는 패리티 비트 위치(parity
    bit location) 내로, 한 세트의 데이터 신호(a set of data bit signals)는
    데이터 버스 내에 있는 한 세트의 데이터 비트 위치(a set of data bit
    locations) 내로, 동시에 래칭시키는 단계;
    c) 데이터 버스를 따라 상기 데이터 신호 및 데이터 클록 신호를 전송하는
    단계; 및
    d) 상기 페리티 비트 위치 내의 데이터 클록 신호를 사용하여 수신 장치에서
    데이터 신호를 수신하여 상기 데이터 버스 내의 데이터 비트 위치로부터
    데이터 신호를 래치시키는 단계
    를 포함하는 방법.
  2. 제 1항에 있어서,
    a) 상기 송신 장치에서 수신 장치로 전송된 선행 데이터 신호에 따라 송신
    장치에서 한 세트의 에러 검사 신호(a set of error check signals)를 발생
    시키는 단계; 및
    b) 상기 데이터 버스의 데이터 비트 위치를 따라 상기 에러 검사 신호를 수
    신 장치로 전송하는 단계
    를 더 포함하는 방법.
  3. 제 2항에 있어서,
    a) 상기 수신 장치에서 수신된 선행 데이터 신호에 따라 수신 장치에서 한
    세트의 예측 에러 검사 신호(a set of expected error check signals)를 결
    정하는 단계; 및
    b) 송신 장치에서 수신 장치로 데이터 신호를 전송하는 도중의 에러 발생 여
    부를 검출하기 위해 상기 예측 에러 검사 신호를 상기 에러 검사 신호와
    비교하는 단계
    를 더 포함하는 방법.
  4. 송신 장치, 수신 장치, 상기 송신 장치 및 수신 장치 사이를 연결하는 데이터 버스를 구비한 데이터 전송 시스템에서, 상기 송신 장치 내의 데이터 송신기(data transmitter)가
    a) 데이터를 저장하고 데이터 클록 신호(data clock signal)를 발생시키는 메
    모리 버퍼(memory buffer);
    b) 상기 메모리 버퍼에 연결되고 또한 상기 데이터 버스 내의 한 세트의 데
    이터 비트 위치(a set of data bit locations)에 연결되는 데이터 래치
    (data latch);
    c) 상기 데이터 버스 내의 패리티 비트 위치(parity bit location)에 연결되는
    패리티 래치(parity latch); 및
    d) 상기 데이터를 상기 데이터 레치 내로 래치시키며, 상기 데이터 클록 신
    호를 상기 패리티 래치 내로 래치시키는데 사용되는 클록 신호를 발생시
    키는 클록 발생기(clock generator)―여기서 클록 발생기는 상기 패리티
    래치와 데이터 래치에 연결됨―
    를 포함하는 데이터 송신기.
  5. 제 4항에 있어서, 상기 메모리 버퍼가 데이터 입력, 데이터 출력, 클록 입력, 및 데이터 클록 출력을 포함하는 데이터 송신기.
  6. 제 5항에 있어서, 상기 데이터 래치가 데이터 입력, 데이터 출력, 및 클록 입력을 포함하고, 상기 데이터 입력은 메모리 버퍼의 데이터 출력에 연결되며, 상기 데이터 출력은 데이터 버스 내의 데이터 비트 위치에 연결되는 데이터 송신기.
  7. 제 6항에 있어서, 상기 패리티 래치가 데이터 입력, 데이터 출력, 및 클록 입력을 포함하고, 상기 데이터 출력은 메모리 버퍼의 데이터 클록 출력에 연결되며, 상기 데이터 출력은 데이터 버스 내의 패리티 비트 위치에 연결되는 데이터 송신기.
  8. 제 7항에 있어서, 상기 클록 발생기가 클록 입력 및 클록 출력을 포함하고, 상기 클록 출력은 데이터 래치의 클록 입력과 패리티 래치의 클록 입력에 연결되는 데이터 송신기.
  9. 데이터 전송 시스템(data transfer system)에 있어서,
    a) 데이터 신호를 전송하기 위한 송신 장치(transmitting device);
    b) 데이터 신호를 수신하기 위한 수신 장치(receiving device); 및
    c) 상기 송신 장치와 수신 장치 사이를 연결하며, 데이터 비트 위치(data bit
    locations) 및 패리티 비트 위치(parity bit location)를 포함하는 데이터 버
    스(data bus)
    를 포함하고,
    상기 송신 장치는 데이터 클록 신호(data clock signal)를 발생시키고 이 데이터 클록 신호를 데이터 신호와 함께 전송하며,
    상기 데이터 신호는 데이터 버스의 데이터 비트 위치 내로 전송되고,
    상기 데이터 클록 신호는 데이터 버스의 패리티 비트 위치 내에 전송되며 상기 수신 장치에서 데이터 신호를 래치시키기 위해 사용되는
    데이터 전송 시스템.
  10. 제 9항에 있어서, 상기 송신 장치가
    a) 상기 데이터 버스에 연결되며, 상기 데이터 버스를 따라 수신 장치로 전송
    하기 위하여 상기 데이터 신호와 데이터 클록 신호의 신호 세기(signal
    strength)를 조절하는 송수신기(transceiver); 및
    b) 상기 송수신기에 연결되며, 데이터 신호와 데이터 클록 신호를 발생시키
    는 데이터 송신기(data transmitter)
    를 더 포함하는 데이터 전송 시스템.
  11. 제 9항에 있어서, 상기 수신 장치가
    a) 상기 데이터 버스에 연결되며, 데이터 버스로부터 수신하기 위하여 데이터
    신호와 데이터 클록 신호의 신호 세기를 조절하는 송수신기(transceiver);
    및
    b) 상기 송수신기에 연결되며, 상기 데이터 버스 내에 있는 패리티 비트 위
    치 내의 데이터 클록 신호를 사용하여 상기 데이터 버스 내에 있는 데이
    터의 위치로부터 데이터 신호를 래치시키는 데이터 수신기(data receiver)
    를 더 포함하는 데이터 전송 시스템.
  12. 제 10항에 있어서, 상기 데이터 송신기가
    a) 데이터를 저장하고 데이터 클록 신호(data clock signal)를 발생시키는 메
    모리 버퍼(memory buffer);
    b) 상기 메모리 버퍼에 연결되고 또한 상기 데이터 버스 내의 데이터 비트
    위치(data bit locations)에 연결되는 데이터 래치(data latch);
    c) 상기 데이터 버스 내의 패리티 비트 위치(parity bit location)에 연결되는
    패리티 래치(parity latch); 및
    d) 상기 데이터를 데이터 레치 내로 래치시키며 또한 상기 데이터 클록 신호
    를 패리티 래치 내로 래치시키는데 사용되는 클록 신호를 발생시키는 클
    록 발생기(clock generator)―여기서 클록 발생기는 상기 패리티 래치와
    데이터 래치에 연결됨―
    를 포함하는 데이터 전송 시스템.
  13. 제 11항에 있어서, 상기 데이터 수신기가 데이터 입력 및 클록 입력을 구비하며 상기 데이터 버스에 연결되는 수신용 데이터 래치(receiving data latch)를 포함하고, 상기 데이터 입력은 데이터 버스 내의 데이터 비트 위치에 연결되며, 클록 입력은 데이터 버스 내의 패리티 비트 위치에 연결되는 데이터 전송 시스템.
  14. 제 9항에 있어서, 상기 데이터 신호가 수신 장치로 완전히 전송되었을 때, 상기 송신 장치는 후속적으로 한 세트의 에러 검사 신호(a set of error check signals)를 발생시키고, 상기 에러 검사 신호를 데이터 버스를 따라 상기 수신 장치로 전송하는 데이터 전송 시스템.
  15. 제 14항에 있어서, 상기 데이터 신호가 수신 장치에서 완전히 수신되었을 때, 상기 수신 장치는 후속적으로 한 세트의 예측 에러 검사 신호(a set of expected error check signals)를 발생시키고, 그 후 상기 예측 에러 검사 신호를 상기 송신 장치로부터 수신된 에러 검사 신호와 비교하여 상기 송신 장치와 수신 장치 사이에서 상기 데이터 신호가 전송되는 도중에 에러가 발생하였는지의 여부를 결정하는 데이터 전송 시스템.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19733748C2 (de) * 1997-08-04 1999-07-15 Bosch Gmbh Robert Datenübertragungsvorrichtung
US6085285A (en) * 1997-11-13 2000-07-04 International Business Machines Corporation Intermixing different devices along a single data communication link by placing a strobe signal in a parity bit slot
US6286125B1 (en) * 1999-02-27 2001-09-04 Maxtor Corporation Method and system for generating and transferring error detection information over a bus
US6587988B1 (en) * 1999-12-22 2003-07-01 Intel Corporation Dynamic parity inversion for I/O interconnects
US20170075759A1 (en) * 2015-09-11 2017-03-16 Kabushiki Kaisha Toshiba Memory system

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155735A (en) * 1988-03-31 1992-10-13 Wang Laboratories, Inc. Parity checking apparatus with bus for connecting parity devices and non-parity devices
US5257391A (en) * 1991-08-16 1993-10-26 Ncr Corporation Disk controller having host interface and bus switches for selecting buffer and drive busses respectively based on configuration control signals
US5461701A (en) * 1992-12-18 1995-10-24 Microsoft Corporation System and method for peripheral data transfer

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