KR100668004B1 - 멀티 드롭 버스에 대한 타이밍을 최적화하기 위한 방법 및장치 - Google Patents

멀티 드롭 버스에 대한 타이밍을 최적화하기 위한 방법 및장치 Download PDF

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Abstract

제1 디바이스는 클록 오프셋 메시지를 제2 디바이스에 전달한다. 제2 디바이스는 클록 오프셋 메시지에 따를 데이터 전송을 오프셋한다. 테스트 패턴은 제2 디바이스에서 제1 디바이스로 전송된다. 이후에 제1 디바이스는, 전송이 성공적이였는지 여부를 판단하기 위해서 수신된 테스트 패턴을 체크한다. 다음에, 제1 디바이스는 추가 클록 오프셋 메시지를 제2 디바이스에 전달하여, 이전에 사용되었던 다른 값으로 그 데이터 전송을 오프셋할 것을 제2 디바이스에 명령할 수 있다. 제2 디바이스는 다시 테스트 패턴을 전송하고 제1 디바이스는 다시 수신된 패턴을 체크한다. 다수의 클록 오프셋 값들을 시험하고 어떤 값들이 성공적으로 데이터를 전송했는지를 판단함으로써, 제1 디바이스는 최적의 클록 오프셋 값을 결정할 수 있고 이 값을 모드 전송들에 사용하도록 제2 디바이스에 명령할 수 있다.
멀티 드롭 버스, 클록 오프셋 메시지, 테스트 패턴, 클록 신호, 채널 오류

Description

멀티 드롭 버스에 대한 타이밍을 최적화하기 위한 방법 및 장치{METHOD AND APPARATUS FOR OPTIMIZING TIMING FOR A MULTI-DROP BUS}
본 발명은 반도체 디바이스 분야에 관련한다. 특히, 본 발명은 컴퓨터 시스템 버스 상에서의 통신 오류를 감소시키는 분야에 관련한다.
오늘날의 컴퓨터 시스템을 설계하는데 있어서 하나의 중요한 요소는 멀티 드롭 버스들에 있어서 채널 오류(데이터 전송중에 발생하는 오류들)를 최소화하는 것이다. 멀티 드롭 버스들은 통상적으로 하나의 디바이스를 두개 이상의 다른 디바이스들에 접속한다. 버스에 따른 임피던스 불연속성은 클록 신호에 정상파(standing wave)를 생성할 수 있어서, 클럭 신호 무결성을 저해하고 데이터 신호들에 대하여 클록 신호를 어긋나게(skewing) 한다. 이러한 어긋남은 최적의 시간이 아닌 시간에 주 디바이스(master device)가 종속 디바이스(slave device)로부터의 데이터를 래칭(latching)하게 하고, 채널 오류가 증가되게 할 수 있다.
임피던스 불연속성에 의해 도입된 클록 어긋남을 처리하는 종래기술은, 유효 데이터가 수신 디바이스에서 래칭됨을 보장하도록 버스의 최대 허용가능한 클록 주파수를 감소시키는 것을 포함한다. 물론, 클록 주파수의 감소는 버스 성능을 감소시키므로, 바람직하지 않다.
본 발명은 아래 제공된 발명의 상세한 설명과 본 발명의 실시예들의 첨부 도면들로부터 보다 완벽히 이해되지만, 기술된 특정 실시예들로 본 발명이 한정되지 않으며, 이는 설명과 이해만을 위한 것이다.
도 1은 수개의 메모리 디바이스들와 결합된 시스템 로직 디바이스를 포함하는 컴퓨터 시스템의 블록도.
도 2는 메모리 디바이스와 결합된 메모리 컨트롤러의 블럭도.
도 3은 채널 오류를 최소화하기 위한 방법의 일 실시예의 흐름도.
일반적으로, 이하 논의된 실시예들은, 수신 디바이스가 데이터를 래칭할 때 데이터가 수신 디바이스에서 유효함을 보장하도록 클록 신호에 관하여 데이터의 전송 또는 수신을 어긋나게 함으로써 채널 오류를 최소화하는 기술의 일례들이다. 이는, 데이터가 수신 디바이스에서 래칭될 시간 부근에 데이터 아이(data eye)를 센터링함으로써 일 실시예에서 완성된다. 데이터 아이는 데이터가 수신 디바이스에서 유효한 동안의 시간 주기로 정의된다. 일 실시예에서, 제1 디바이스는 클록 오프셋 메시지(clock offset message)를 제2 디바이스에 전달한다. 제2 디바이스는 클록 오프셋 메시지에 따라 그 데이터 전송을 오프셋한다. 테스트 패턴은 제2 디바이스에서 제1 디바이스로 전송된다. 다음에, 제1 디바이스는 수신된 테스트 패턴을 체크하여 전송이 성공적이였는지 여부를 판단한다. 다음에, 제1 디바이스는 추가 클록 오프셋 메시지를 제2 디바이스에 전달하여, 이전에 사용되었던 값과 다른 값으로 그 데이터 전송을 오프셋할 것을 제2 디바이스에 명령할 수 있다. 제 2 디바이스는 다시 테스트 패턴을 전송하고 제1 디바이스는 다시 수신된 패턴을 체크한다. 다수의 클록 오프셋 값들을 시험하고 어떤 값들이 성공적으로 데이터를 전송했는지를 판단함으로써, 제1 디바이스는 최적의 클록 오프셋 값을 결정할 수 있고 이 값을 모든 전송들에 사용하도록 제2 디바이스에 명령할 수 있다.
제2 디바이스에서 제1 디바이스로의 성공적인 전송이 보장된다면, 제1 디바이스에서 제2 디바이스로 테스트 패턴이 기록될 수 있으며, 그 후, 제1 디바이스에서 제2 디바이스로의 성공적인 전송에 대해 체크하기 위해서, 제2 디바이스에서 제1 디바이스로 되읽기 될 수 있다. 제1 디바이스는 클록 오프셋 메시지를 통해서, 클록 오프셋 메시지내에 규정된 시간량만큼 제1 디바이스에서 수신된 데이터의 래칭을 오프셋할 것을 제2 디바이스에 명령할 수 있다. 최적의 값을 결정하기 위해서 다양한 클록 오프셋 시간들이 시도될 수 있다.
도 1은 시스템 로직 디바이스(210)에 결합된 프로세서(110)를 포함하는 컴퓨터 시스템(100)의 블록도이다. 시스템 로직 디바이스(210)는 입출력 허브(160)에 결합된다. 입출력 허브(160)는 주변 디바이스 버스(180)를 통해 다양한 주변 컴포넌트들(도시되지 않음)과 통신할 수 있다.
시스템 로직 디바이스(210)는 메모리 버스(230)를 통해 메모리 디바이스들(220, 120 및 130)과 결합된 메모리 컨트롤러(212)를 포함한다. 메모리 컨트롤러(212)는 사이드밴드(sideband) 제어 신호(240)를 통해 메모리 디바이스들(220, 120 및 130)과 또한 결합된다. 사이드밴드 제어 신호(240)는, 메모리 컨트롤러(212)에서 메모리 디바이스들(220, 120, 및 130)로 제어 명령들을 통신하는 데 사용되는 저주파 버스로서 구현될 수 있다.
도 2는 메모리 컨트롤러(212) 및 메모리 디바이스(220)의 확대도이다. 메모리 컨트롤러(212)는 사이드밴드 제어 신호 출력 유닛(214)과 메모리 버스 입출력 유닛(216)을 포함한다. 사이드밴드 제어 신호 출력 유닛(214)은 사이드밴드 제어 신호(240)를 통해 메모리 디바이스(220)와 통신한다. 메모리 버스 입출력 유닛(216)은 메모리 버스(230)를 통해 메모리 디바이스(220)에 데이터를 전송하고 메모리 디바이스(220)로부터 데이터를 수신한다. 메모리 버스(230)는 다수의 데이터 라인들 및 적어도 하나의 클록 라인을 포함할 수 있다.
메모리 컨트롤러(212)는 또한 테스트 패턴 비교기 유닛(218)을 포함하며, 메모리 디바이스(220)는 또한 모드 선택 레지스터(222) 및 클록 오프셋 레지스터(224)를 포함한다.
이 실시예에 있어서, 메모리 버스의 판독 및 기록 타이밍을 최적화하기 위해서, 메모리 컨트롤러(212)는 먼저 사이드밴드 제어 신호(240)를 통해 클록 오프셋 메시지를 메모리 디바이스(220)에 전달한다. 클록 오프셋 메시지는, 전송 클록 오프셋 값(클록 오프셋 메시지 내에 포함됨)을 클록 오프셋 레지스터(224) 내에 배치하도록 메모리 디바이스(220)에게 명령한다. 전송 클록 오프셋 값은 메모리 디바이스(220) 내부 데이터 전송 클록이 오프셋되는 시간 주기를 나타낸다.
이후에, 메모리 컨트롤러(212)는 사이드밴드 제어 신호(240)를 통해 테스트 모드 메시지를 메모리 디바이스(220)에 전달한다. 테스트 모드 메시지는, 모드 선택 값을 모드 선택 레지스터(222) 내에 배치하도록 메모리 디바이스(220)에게 지시 한다. 테스트 모드 메시지는, 테스트 모드에 진입하도록 메모리 디바이스(220)에게 명령하는 모드 선택 값을 포함한다. 테스트 모드는 메모리 디바이스(220)로 하여금 소정의 테스트 패턴을 메모리 버스(230)를 통해 메모리 컨트롤러(212)에 전송하도록 한다. 이 전송은, 클록 오프셋 레지스터 내에 저장된 전송 클록 오프셋 값만큼 전송이 오프셋됨과 함께 발생한다. 시간 t=0에서 전송이 정상적으로 발생한다면, 예시적 전송 클록 오프셋 값이 15 picoseconds일 때 시간 t= 0 + 15 picoseconds에서 테스트 패턴이 전송된다. 전송이 t=0 이전(예를 들면, t=0-15 picoseconds)에 발생하게 하는 값들을 포함하는 넓은 범위의 오프셋 값들이 가능하다. 이 실시예에서, 전송 클록 오프셋은 지연 로크 루프 회로(delay lock loop circuit)를 통해 완성될 수 있다. 지연 로크 루프 회로는 메모리 디바이스(220)의 내부적인 전송 클록 신호의 타이밍을 변경한다.
메모리 컨트롤러(212)는 테스트 패턴을 수신하고, 테스트 패턴 비교기 유닛(218)은 수신된 패턴을 소정의 패턴과 비교함으로써 전송이 성공적이였는지 여부를 판단한다. 이후에, 테스트 패턴 비교기 유닛(218)은 성공/실패 결과를 저장한다.
메모리 컨트롤러(212)는 다수의 다른 전송 클록 오프셋 값들을 시도하는 상기 프로세스의 많은 반복을 수행할 수 있다. 테스트 패턴 비교기 유닛(218)에 저장된 다양한 반복의 결과들을 이용하여, 메모리 컨트롤러(212)는 메모리 디바이스(220)를 위한 전송 클록 오프셋의 최적 값을 결정할 수 있다.
일단, 메모리 디바이스(220)에서 메모리 컨트롤러(212)로의 전송을 위한 타이밍이 최적화된다면, 메모리 컨트롤러(212)에서 메모리 디바이스(220)로의 전송을 위한 타이밍이 최적화될 수 있다. 메모리 컨트롤러(212)는 클록 오프셋 메시지를 통한 수신 클록 오프셋 값을 사이드밴드 제어 신호(240)를 거쳐 메모리 디바이스(220)에 전달한다. 수신 클록 오프셋 값은 클록 오프셋 레지스터(224)에 저장된다. 이후에, 메모리 컨트롤러(212)는 소정의 테스트 패턴을 메모리 디바이스(220)에 전달한다. 이후에, 메모리 컨트롤러(212)는 메모리 디바이스(220)로부터 테스트 패턴을 되읽고, 테스트 패턴 비교기 유닛(218)은 소정의 패턴과 대비하여 수신된 테스트 패턴을 체크한다. 메모리 디바이스(220)에서 메모리 컨트롤러(212)로의 전송을 위한 타이밍이 이전에 최적화되었기 때문에, 테스트 패턴 비교기 유닛(218)에 의해 발견된 임의의 오류들은, 메모리 컨트롤러(212)에서 메모리 디바이스(220)로의 전송 중에 발생한 오류들로 생각될 수 있다.
메모리 컨트롤러(212)는 메모리 디바이스(220)에 대한 다수의 다른 수신 클록 오프셋 값들을 시도할 수 있다. 이들 시도의 결과는 테스트 패턴 비교기 유닛(218)에 저장된다. 이후에, 메모리 컨트롤러(212)는 메모리 디바이스(220)를 위한 수신 클록 오프셋의 최적의 값을 결정할 수 있다. 이 실시예에서, 수신 클록 오프셋은 지연 로크 루프 회로를 통해 완성될 수 있다. 지역 로크 루프 회로는 메모리 디바이스(220)의 내부적인 수신 클록 신호의 타이밍을 변경한다.
메모리 컨트롤러(212)와 메모리 디바이스(220) 사이의 채널 오류를 최소화하기 위한 상기 과정은 메모리 버스(230)에 접속된 모든 다른 디바이스들에 대해서 반복될 수 있다.
채널 오류를 최소화하기 위해서 본 명세서에 기술된 과정은 하드웨어 및 소 프트웨어의 조합을 사용하여 완성될 수 있다. 하드웨어만의 실시예도 가능하다.
도 1 및 2와 관련되어 전술된 실시예들이, 메모리 컨트롤러와 메모리 디바이스 사이의 타이밍을 최적화하는 것을 포함한다고 해도, 폭넓게 다양한 디바이스들 중에서 타이밍이 최적화되는 다른 실시예들이 가능하다.
도 3은 제1 디바이스와 제2 디바이스 사이의 채널 오퓨를 최소화하는 방법의 일실시예의 흐름도이다. 블록 305에서는, 클록 오프셋 메시지의 제1 순열(permutation)이 제1 디바이스에서 제2 디바이스로 전달된다. 테스트 모드 메시지가, 블록 310에서, 제1 디바이스에서 제2 디바이스로 전달된다. 블록 315에서, 테스트 패턴이 제2 디바이스에서 제1 디바이스로 전송된다.
블록 320에서는, 테스트 패턴이 성공적으로 수신되었는지 여부가 결정된다. 결정 결과는 블록 325에서 저장된다.
블록 330은, 최종 순열이 수행되었는지를 지시하고, 그렇다면 블록 340으로 프로세스를 진행한다. 추가 순열이 남아있다면, 블록 335로 프로세스가 진행된다. 블록 335에서, 클록 오프셋 메시지의 다음 순열이 제1 디바이스에서 제2 디바이스로 전달된다. 이후에, 프로세싱은 블록 315로 리턴된다.
최종 순열의 프로세싱 이후에는, 블록 340에서, 테스트 모드 탈출 메시지가 제1 디바이스에서 제2 디바이스로 전달된다. 저장된 테스트 패턴 전송 결과는 블록 345에서 분석된다. 마지막으로, 클록 오프셋 메시지가 제1 디바이스에서 제2 디바이스로 전달됨으로써, 제2 디바이스 클록 오프셋을 최적의 값으로 설정한다.
앞의 명세서에서, 본 발명은 그 특정 실시예들과 관련하여 기술되었다. 그 러나, 첨부된 청구항에서 제시된 본 발명의 보다 넓은 정신 및 범주에서 벗어나지 않으면서 다양한 변형 및 변화들이 행해질 수 있다. 따라서, 명세서와 도면들은 제한적 의미보다는 예시적으로 간주될 것이다.
명세서에서, "일 실시예", "하나의 실시예", "몇몇 실시예들" 또는 "다른 실시예들"은, 실시예들과 관련되어 기술된 특정한 특징, 구조, 또는 특징이 반드시 본 발명의 모든 실시예들이 아니라, 적어도 몇몇 실시예들에서 포함됨을 나타낸다. "일 실시예", "하나의 실시예", 또는 "몇몇 실시예들"의 다양한 양상들은 반드시 모두 동일한 실시예들을 인용하는 것은 아니다.

Claims (18)

  1. 제1 클록 오프셋 메시지를 제1 디바이스에서 제2 디바이스로 전달하는 단계;
    상기 제1 클록 오프셋 메시지에 따라서 상기 제2 디바이스 내에 클록 오프셋 값을 설정하는 단계;
    테스트 패턴을 상기 제2 디바이스에서 제1 디바이스로 전달하는 단계; 및
    상기 테스트 패턴이 성공적으로 수신되었는지 여부를 판단하기 위해서 상기 제1 디바이스에서 상기 테스트 패턴을 체크하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 테스트 패턴 체크의 결과들을 저장하는 단계를 더 포함하는 방법.
  3. 제2항에 있어서,
    제2 클록 오프셋 메시지를 상기 제1 디바이스에서 상기 제2 디바이스로 전달하는 단계;
    상기 제2 클록 오프셋 메시지에 따라서 상기 제2 디바이스에서 상기 클록 오프셋 값을 설정하는 단계;
    상기 테스트 패턴을 상기 제2 디바이스에서 상기 제1 디바이스로 다시 전달하는 단계;
    상기 테스트 패턴이 성공적으로 수신되었는지 여부를 판단하기 위해서 상기 제1 디바이스에서 상기 테스트 패턴을 다시 체크하는 단계; 및
    상기 테스트 패턴 체크의 결과들을 다시 저장하는 단계
    를 더 포함하는 방법.
  4. 제3항에 있어서, 최적의 클록 오프셋 값을 결정하기 위해서 상기 저장된 테스트 패턴 체크 결과들을 분석하는 단계를 더 포함하는 방법.
  5. 제4항에 있어서, 상기 제2 디바이스에서의 상기 클록 오프셋 값을 상기 최적의 클록 오프셋 값으로 설정하는 단계를 더 포함하는 방법.
  6. 제1항에 있어서, 제1 클록 오프셋 메시지를 제1 디바이스에서 제2 디바이스로 전달하는 단계는, 상기 제1 클록 오프셋 메시지를 제1 디바이스에서 사이드밴드 제어 신호를 거쳐 제2 디바이스로 전달하는 단계를 포함하는 방법.
  7. 제1항에 있어서, 상기 테스트 패턴을 상기 제2 디바이스에서 상기 제1 디바이스로 전달하는 단계는, 상기 제1 디바이스에서 상기 제2 디바이스로 테스트 모드 메시지가 전달되는 것에 응답하여 발생하는 방법.
  8. 제1항에 있어서, 제1 클록 오프셋 메시지를 제1 디바이스에서 제2 디바이스 로 전달하는 단계는 상기 제1 클록 오프셋 메시지를 메모리 컨트롤러 디바이스에서 메모리 디바이스로 전달하는 단계를 포함하는 방법.
  9. 버스 인터페이스;
    사이드밴드 제어 신호 입력 유닛;
    클록 오프셋 레지스터; 및
    상기 사이드밴드 제어 신호 입력 유닛에서 테스트 모드 메시지가 수신되는 것에 응답하여 상기 버스 인터페이스를 통해 테스트 패턴을 출력하는 테스트 패턴 생성기
    를 포함하는 장치.
  10. 제9항에 있어서, 클록 오프셋 레지스터를 더 포함하고, 상기 테스트 패턴 출력은 상기 클록 오프셋 레지스터 내에 저장된 값에 따라 오프셋되는 장치.
  11. 제10항에 있어서, 상기 클록 오프셋 레지스터는 상기 사이드밴드 제어 신호 입력 유닛을 통해 오프셋 값 메시지를 수신함으로써 갱신가능한 장치.
  12. 제11항에 있어서, 상기 장치는 메모리 디바이스를 포함하는 장치.
  13. 외부 디바이스에 클록 오프셋 메시지를 출력하며, 또한 상기 외부 디바이스 에 테스트 모드 메시지를 전달하는 사이드밴드 제어 신호 출력 유닛;
    상기 외부 디바이스로부터 테스트 패턴을 수신하는 버스 인터페이스 유닛; 및
    상기 수신된 테스트 패턴이 소정의 패턴과 일치하는지 여부를 판단하는 테스트 패턴 비교기 유닛
    을 포함하는 장치.
  14. 제13항에 있어서, 상기 장치는 메모리 컨트롤러를 포함하는 시스템 로직 다바이스를 포함하는 장치.
  15. 버스에 결합된 버스 인터페이스,
    사이드밴드 제어 신호에 결합된 사이드밴드 제어 신호 입력 유닛,
    클록 오프셋 레지스터, 및
    상기 사이드밴드 제어 신호 입력 유닛에서 테스트 모드 메시지가 수신되는 것에 응답하여 상기 버스 인터페이스를 통해 테스트 패턴을 출력하는 테스트 패턴 생성기
    를 포함하는 제1 디바이스와;
    상기 제1 디바이스에 클록 오프셋 메시지를 전송하며, 또한 상기 제1 디바이스에 테스트 모드 메시지를 전달하는 사이드밴드 제어 신호 출력 유닛,
    상기 제1 디바이스로부터 상기 테스트 패턴을 수신하는 버스 인터페이스 유닛, 및
    상기 수신된 테스트 패턴이 소정의 패턴과 일치하는지 여부를 판단하는 테스트 패턴 비교기 유닛
    을 포함하는 제2 디바이스
    를 포함하는 시스템.
  16. 제15항에 있어서, 상기 제1 디바이스의 상기 클록 오프셋 레지스터는, 상기 제2 디바이스에 의해 전송된 상기 클록 오프셋 메시지를 상기 사이드밴드 제어 신호를 거쳐 수신함으로써 갱신가능한 시스템.
  17. 제16항에 있어서, 상기 제1 디바이스는 메모리 디바이스를 포함하는 시스템.
  18. 제17항에 있어서, 상기 제2 디바이스는 메모리 컨트롤러를 포함하는 시스템 로직 디바이스를 포함하는 시스템.
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