JPH0821914B2

JPH0821914B2 - 終端装置

Info

Publication number: JPH0821914B2
Application number: JP62247600A
Authority: JP
Inventors: 俊道嶋谷; 義広川田; 政治神垣
Original assignee: Iwatsu Electric Co Ltd
Current assignee: Iwatsu Electric Co Ltd
Priority date: 1987-09-30
Filing date: 1987-09-30
Publication date: 1996-03-04
Anticipated expiration: 2011-03-04
Also published as: JPS6490628A; US4905258A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はデータ伝送路の終端装置に関する。具体的に
は、PCM伝送路の終端装置であり、各種の調歩同期のデ
ータ端末をPCM伝送路に接続するための新規なデータ終
端装置を提供せんとするものである。さらには、伝送す
べきデータの１つとして、宛先番号を扱うことのできる
新規なデータ終端装置を提供するものである。

［従来の技術］従来の終端装置技術は、たとえば特開昭61−118032号
に開示されており、これを第33図ないし第39図を用いて
説明する。

第33図は19.2kbpsの速度をもつ端末を64kbpsの伝送路
の電子交換機に収容するための原理図である。フレーム
０のビツト０の位置にあるフラグ同期ビット（Ｆビッ
ト）は“1010"のフラグ・パターンを繰り返すことで受
信側にフレーム位置を知らせるためのものである。受信
側は、これを検出することでフレーム位置を簡単に認識
できる。64kbpsの伝送路に19.2kbps端末を収容するに
は、第33図のように、10マルチフレーム毎に、24ビット
のデータD0〜D23を指定したビット位置に収容すれば実
現できる。なお、空欄は使用しない。

第34図は9.6kbpsの端末を収容する原理を示す。

第33図の19.2kbpsの1/2のビット数である12ビットの
データD0〜D11が収容できれば、速度変換可能である
が、同一回路で異なる速度のデータを収容するために、
この場合には、第34図のように同一データを２回ずつ埋
め込み、19.2kbpsと異なる速度を収容する。以下同様に
して4.8kbpsのデータは同一データを４回ずつ、2.4kbps
のデータは８回ずつ埋め込みをすることにより実現す
る。

フレーム１のビット０に位置する同期確立ビット（SY
ビット）の原理を、第35図で説明する。第35図におい
て、L₁,L₂は装置（Ａ）側からみたときに、それぞれ送
信線，受信線となり、装置（Ｂ）よりみた関係は逆にな
る。しかし、以下の説明では（Ａ）側からみた状態で説
明する。

（Ａ）側の回線終端装置DCE_aは受信線L₂の（Ｂ）側の
回線終端装置DCE_bから送られてくるＦビットを検出し
て、同期が確立すると、SYビットをオン状態にして送信
線L₁に送出する。（Ｂ）側の回線終端装置DCE_bはＦビッ
トを受信することにより送信線L₁に対する同期が確立す
ると、同様にしてSYビットのオン状態を受信線L₂に送出
する。以上のことで、（Ａ）側の回線終端装置DCE_aは受
信線L₂のSYビットを監視することで、送信線L₁の同期状
態を知ることができる。（Ｂ）側の回線終端装置DCE_bも
同様である。JIS−C6361で規定される各種の制御線情報
は、第33図および第34図におけるフレーム０〜３のビッ
ト７に収容している。ビット番号７における斜線の左側
の英文字は、Ａ側の終端装置DCE_aが送信線L₁に送出する
信号、右側の英文字は受信線L₂により、Ｂ側の回線終端
装置DCE_bから送られてくる信号である。

ここで、RSは送信することを要求する送信要求信号
（Request to Send）、CDは受信キャリア検出信号（Car
rier Detect）、CS,CS′は送信可信号（Clear to Sen
d）、ERはデータ端末レディ信号（Equipment Ready）、
DRはデータ・セット・レディ信号（Data Set Ready）、
CI,CI′は被呼表示信号（Call Indicator）である。

ここで、（Ａ）側および（Ｂ）側のデータ端末装置DT
E_a・DTE_bには、宛先番号を送出するための端末番号送信
回路が含まれている。モデムMDMには、その宛先番号を
受信して所定の信号をそのモデムMDMに接続された図示
されてはいない線路あるいは装置に送出するための、端
末番号受信回路が含まれている。

これらの端末番号送受信回路によって宛先番号の送受
が行われている。

端末装置（Ａ）と端末装置間（Ｂ）における制御信号
の収容方法を第36図に、端末装置−モデム間の制御信号
の収容方法を第37図に示す。

第36図で、端末装置（Ａ）（Ｂ）とも同一の入出力関
係をもつインターフェースであるので、端末装置（Ａ）
より送信した送信データSDは端末装置（Ｂ）では受信デ
ータRDとして受信される。同様にして他の線も図のよう
な接続関係になっている。伝送路は説明を分り易くする
ために１体１で接続しているが、第33図，第34図のデー
タ形式で収容するので、第35図のように送受信線L₁,L₂
の２本に集線される。第33図，第34図で説明した原理よ
り明らかなように、各制御信号は10フレームに１回しか
サンプリングをしないために、たとえば、端末装置
（Ａ）がRS（送信要求）をオンにしても端末装置（Ｂ）
の受信キャリア検出信号CDがオンになるまでに最大1.25
msの遅れがあり、受信キャリア検出信号CDがオンになる
前に受信データRDに端末装置（Ａ）からのデータが到達
すると、端末装置（Ｂ）は受信準備が完了していないた
めに受信できない。

ここで、各制御信号は10フレームに１回しかサンプリ
ングしないが、第37B図（ｂ）に示すように、たとえ
ば、送信要求信号RSのオン・オフの周期は送信データSD
の伝送速度より十分に長く、かつ、通信プロトコルにお
いて、送信要求信号RSがオンになった後でなければ送信
データSDが送出できないようになっているから、このサ
ンプリング周期で制御信号（たとえばRS）を検出でき
る。このサンプリング周期は１フレームに１回以上にし
ても回路構成および動作上に支障はない。10フレームに
１回のサンプリングとすると、１フレームは0.125msの
周期であるから、10フレームでは1.25msとなり、送信要
求信号RSの検出迄に最大で1.25msの遅れを生ずる。

したがって、データ受信中に受信キャリア検出信号CD
がオンの状態を保持するために、送信要求信号RSの値を
前回と今回のサンプル値の論理和で決定し、次表のよう
に伝送路に送信する状態を決定することで実現してい
る。

RSの値前回の状態今回の状態送信状態オフオフオフオフオンオンオンオフオンオンオフオン第38図に送信要求信号RSと送信データSDの関係を示
す。送信要求信号RSと送信データSDの関係は送信要求信
号RSがオン状態中、データＤは有効となっている。それ
を前述の10マルチフレーム（1.25ms）単位にサンプリン
グすると、RSサンプルパルス（RSP）となる。しかし、
データＤを1.25ms遅延させて送信データSDとして伝送路
に送出させ、かつ前表の状態判定を行い、送信RSを決定
すると、送信RSとデータＤの関係は、第38図に示すよう
になり、送信要求信号RSがオンの状態にある間のデータ
Ｄが有効になるという関係が保証される。

すなわち、第38図の送信RSとして示され第37図（ｂ）
にも示された送信要求信号RSは十分に長い周期を有する
から、第38図の送信データSDの送信中は送信要求信号RS
は必ずオンになっている。ここで、送信要求信号RSがオ
フからオンになったことを検出するのに最大1.25msの遅
延を生ずるから、前回のRS値と今回のRS値の論理和をと
り、送信要求信号RSのオン状態を第38図の送信RSのよう
に引き延ばして、送信データSDの送信を保証している。

データを1.25ms遅延させるには、第39図に示す通り24
段のシフトレジスタを設け、レジスタREG_aからレジスタ
REG_bへ移すタイミング，ロードパルスを1.25msにするこ
とで実現している。24段設ける理由は、前述の10マルチ
フレームに24ビット埋め込まなければならないからであ
る。

第37A図は端末−モデム間接続を示すものであり、第37B図は第37A図の各部の信号のタイミング・チャー
トであり、第36図と異なり送信データSDは変復調装置
（モデム）の送信データSDに１対１で接続される。以下
他の制御信号も図のように１対１で接続される。また、
モデムからの出力信号であるCS,CIはCS′,CI′に接続す
ることで実現されている。

ここで、端末装置（Ａ）とモデムとの間の発呼シーケ
ンスを第37B図により説明する。

端末装置（Ａ）が発呼すると、データ端末テディ信号
ERおよび送信要求信号RSは、第37B図（ａ），（ｂ）が
示すようにともに“0"から“1"になり、これがモデムに
伝送される。これを受けたモデムは、モデムに接続され
た回線（第37A図のモデムの右側の図示されてはいない
部分）の状態を調べ、端末装置（Ａ）からの信号を受け
入れることが可能な状態にあることを確認する。そこで
モデムは送信可信号CS′を（ｃ）に示すように“0"から
“1"にする。SYビットはすでに“1"の状態にあるため
に、（ｄ）の送信可信号CSも“0"から“1"になる。

端末装置（Ａ）では、送信可信号CSが“0"から“1"に
なったことを受信すると、送信データSDを（ｅ）に示す
ように送出する。この送信データSDの最初のデータとし
て宛先番号が送出される。

［発明が解決しようとする問題点］第35図，第36図および第37A図に示した終端装置は、6
4kbpsに固定されたチャネルの伝送線にマルチフレーム
構成で端末のデータおよび各種の制御線情報を収容して
伝送するものであった。

ところが最近は、調歩同期式端末装置が多く用いられ
るようになった。このような装置のデータを種々の速度
のPCM（パルス・コード・モジューレーション）伝送路
で送受する要望が増加しているが、このような従来の端
末装置を終端装置を介して種々の速度をもったPCM伝送
路に接続することができないという問題点があった。

さらに第36図および第37A図における端末装置
（Ａ）、またはモデムと終端装置（Ａ），（Ｂ）との間
には、各種の信号線（RD,SD,CD,CS′,CS,RS,DR,ER,CI,C
I′）が使用されていた。ところが国際電気通信連合のC
CITT（The International Telegraph and Telephone Co
nsultative Committee）の勧告V25bisが1984年になされ
た。第36図および第37A図に示された従来装置では、伝
送すべきデータの１つとして宛先番号をこの勧告に合致
するように送受することができないという問題点が生じ
た。

この問題点について、第37A図によりさらに具体的に
説明する。

前記CCITTの勧告V25bisによると、送信可信号CS′が
“1"になると、送信要求信号RSの状態にかかわらず送信
可信号CSも“1"にならなければならないと規定されてい
る。さらに、データ端末レディ信号ERを送出するとき
に、同時に送信要求信号RSを“1"にしなくともよいこと
になっており、この場合には端末装置（Ａ）は、送信可
信号CSが“1"となったことを受けてから送信要求信号RS
を“1"にする。

第37A図の終端装置（Ａ）内に用いられたアンド・ゲ
ートについてみると、SYビットおよび送信可信号CS′が
“1"になっても、送信要求信号RSが“0"のままであれ
ば、このアンド・ゲートの出力は“1"にはならず、端末
装置（Ａ）の受ける送信可信号CSは“0"のままであるか
ら、端末装置（Ａ）は送信要求信号RSを“1"にすること
ができず、したがって通信不能となってしまうという大
きな問題点があった。

［問題点を解決するための手段］ PCM伝送路から基本クロックを得るためのPLL回路と、
このPLL回路の出力である基本クロックをもとにして端
末装置をPCM伝送路に同期せしめるためのタイミング信
号や、本終端装置内の各回路の動作に必要な種々のタイ
ミング信号をつくるためのタイミング発生回路と、調歩
同期式の端末装置から受けた送信要求信号と送信データ
を受けて、たとえば、PLL回路の出力である基本クロッ
クの２倍の速度でサンプルして、タイミング発生回路か
らのタイミング信号によってサンプルされた送信要求信
号とサンプルされた送信データを出力し、相手方端末装
置から送られてきた送信可信号を受けてこれを端末装置
に送り、サンプルされた送信データとがそこに含まれた
FIFO（先入れ先出し）メモリに満杯になる直前になる
と、この送信可信号を端末装置に伝送するのを停止し
て、端末装置から送信データが一時的に送られてこない
ようにするための調歩同期回路と、調歩同期回路からの
サンプルされた送信データを受けてPCM伝送路のデータ
速度に合わせるためのマッピングを行うマッピング回路
と、このマッピング回路の出力を、PCM伝送路に指示さ
れた時期に指定された速度で出力するための速度変換用
の送信レジスタと、PCM伝送路を介して送られてくるデ
ータ信号を受信して本終端装置に要求されるデータ速度
で要求された時期に出力するための受信レジスタと、受
信レジスタの出力を受けて、端末装置にデマッピングし
たデータを送出するためのデマッピング回路とを設け
た。

さらに、CCITTの勧告V25bisを満足するために宛先番
号を送信データとして送出する装置および受信する装置
用の終端装置においては、デマッピング回路で、送信可
信号CS′とSYビット（同期確立ビット）を検出してアン
ドをとり（この場合にはRS信号とのアンドをとる必要は
ない）、送信可信号CSを出力するようにした。ここで、
宛先番号を送出する装置側の終端装置においては、さら
に送信可信号CS′と送信キャリア検出信号CDを短絡する
ための短絡線を設けた。

［作用］このように構成することにより調歩同期式の端末装置
からのデータをサンプルしてPCM伝送路に同期して、こ
のサンプルされたデータ信号をマッピングして速度変換
し、PCM伝送路に送出することができるようになった。
またPCM伝送路からのデータ信号は速度変換して受信
し、デマッピングして端末装置に伝送するようにした。

このようにすることによって、PCM伝送路とは同期関
係にないデータ速度の異なる種々の調歩同期式の端末装
置をPCM伝送路を介して交信することを可能とした。

さらに、CCITTの勧告V25bisを満足する終端装置にお
いては、送信可信号CSを出力するためには送信要求信号
RSを必要とせず、送信可信号CS′とSYビットの検出によ
るようにした。そのために送信要求信号RSの有無にかか
わらず送信可信号CSが得られるようになった。

さらに、データ端末装置では、送信可信号CS′と、受
信キャリア検出信号CDを短絡するための短絡線を設けた
ので、送信要求信号RSがデータ端末装置から出力され
て、受信キャリア検出信号CDが“1"になると（第36図参
照）、送信可信号CSを“1"にすることが可能となり、送
信要求信号RSとのアンドをとる必要がなくなった。

このようにすることによって、データ速度の異なる種
々の端末装置をPCM伝送路を介して交信することを可能
とした。

［実施例］本発明は種々の速度のデータを扱うことのできるPCM
伝送路の終端装置であり、この動作概念を説明するため
のシステム構成図を第1A図に、その各部の波形を第1B図
に、調歩同期の動作概念を第1C図に示し、説明する。

第1A図において、端末装置（Ａ）側にある終端装置5A
と端末装置（Ｂ）側にある終端装置5Bとの間にPCM伝送
路が介在している。このPCM伝送路の信号の速度は、た
とえば、128k bit,192k bit,256k bit,384k bit,1.544M
bit,2.048Mbit psなどが用いられており、このPCM伝送
路の信号を交換するためのPCM交換スイッチ８が設けら
れている。このPCM交換スイッチ８はPCM伝送路に種々の
タイミング信号すなわちXSYN（送信同期信号）,XCLK
（送信クロック）,RSYN（受信同期信号）,RCLK（受信ク
ロック）を送出するPCMタイミング回路９を含みデータ
信号の受け渡しをしている。

PCMタイミング回路９からPCM伝送路を介して終端装置
5A,5Bに送出される各種のタイミング信号と、PCM交換ス
イッチ８で受け渡しされるデータのタイミングは、第1B
図に示されている。

第1B図（ａ）および（ｄ）のXCLKおよびRCLKは、この
PCM伝送路の信号速度を規定するクロックで各種のもの
が用いられる。この（ａ）に示すXCLKと、XCLKに同期し
て送られてくる（ｂ）のXSYNを終端装置5Aが受けると、
終端装置5Aでは、端末装置（Ａ）から受けたデータ信号
（D0〜D7）を（ｃ）に示すDOUTとして、（ｂ）のXSYNの
期間にPCM伝送路へ送出する。この（ｃ）に示すDOUTの
送出は、125μｓの間隔で行われる。終端装置5Bでは、
（ｄ）に示すRCLKに同期した（ｅ）のRSYNの期間に、端
末装置（Ａ）からのデータ信号（D0〜D7）を（ｆ）に示
すDINとして125μｓの間隔で受信する。

終端装置5A,5Bと端末装置（Ａ），（Ｂ）との間の交
信は、終端装置5A,5BにおいてXSYNからつくられたクロ
ックと調歩同期回路600でつくられたタイミングを基準
にして、すでに従来技術として説明した第36図および第
37A図のSD,RD,RS,CS,CS′,CD,ER,DR,CI′,CIの各信号を
用いてなされる。

終端装置5Aでは、調歩同期式の端末装置（Ａ）から調
歩同期データである第1C図（ａ）に示す送信データSDを
受けると、調歩同期回路600では、（ｂ）に示す受信パ
ルスで（ａ）の送信データSDをサンプルして（ｃ）に示
すサンプルされたSDを得ている。ここで（ｂ）の受信パ
ルスは、（ａ）の送信データのスタート・ビットSTの立
下りを検出して各SDビットすなわち、スタート・ビット
ST、データ・ビットD0〜D7、ストップ・ビットSPのそれ
ぞれの中心で発生されている。（ｃ）のサンプルされた
SDはPCM伝送路のタイミングでPCM伝送路に送出される。

さらにCCITTの勧告V25bisを満足する終端装置（以
下、V25bis用終端装置と略す）を用いた動作概念を説明
するためのシステム構成図を第1D図に示し、第1A図に示
したものと異なる点のみを説明する。各部の波形は第1B
図に示したものに同じである。

説明の都合上モデル的に示した３つの終端装置5A−2,
5B−2,5C−２から発した宛先番号を受信するための端末
番号受信回路７と、この端末番号受信回路７をPCM伝送
路に接続するための終端装置5Z−２とを含み、さらに、
これらの終端装置5A−2,5B−2,5C−2,5Z−２を交換する
ためのハイウェイ・スイッチ４とを含んでいる。ここ
で、第1D図に示したハイウェイ・スイッチ４は、終端装
置5A−２と終端装置5B−2,5C−2,5Z−２のいずれか１つ
とが接続されるスイッチの部分のみがモデル的に示され
ている。

PCMタイミング回路９からPCM伝送路を介して終端装置
5A−2,5B−2,5C−2,5Z−２に送出される各種のタイミン
グ信号と、PCM交換スイッチ8Bで受け渡しされるデータ
のタイミングは、第1B図に示されている。

第1B図（ａ）および（ｄ）のXCLKおよびRCLKは、この
PCM伝送路の信号速度を規定するクロックで各種のもの
が用いられる。この（ａ）に示すXCLKと、XCLKに同期し
て送られてくる（ｂ）のXSYNを、たとえば終端装置5A−
２が受けると、終端装置5A−２では、端末番号送信回路
6Aから受けたデータ信号（D0〜D7）を（ｃ）に示すDOUT
として、（ｂ）のXSYNの期間にPCM伝送路へ送出する。
この（ｃ）に示すDOUTの送出は、125μｓの間隔で行わ
れる。たとえば終端装置5Z−２では、（ｄ）に示すRCLK
に同期した（ｅ）のRSYNの期間に、端末番号送信回路6A
からのデータ信号（D0〜D7）を（ｆ）に示すDINとして1
25μｓの間隔で受信する。

終端装置5A−2,5B−2,5C−2,5Z−２はそれぞれ端末番
号送信回路6A,6B,6Cおよび端末番号受信回路７を含む図
示されてはいないデータ端末装置あるいはPCM交換スイ
ッチ8Bとの間で、宛先番号およびその他送信すべきデー
タの受け渡しを行っている。

第1E図は、終端装置5A−２と終端装置5B−２（あるい
は5C−2,5Z−２）とPCM交換スイッチ8Bに含まれるハイ
ウェイ・スイッチ４およびPCMタイミング回路９との接
続関係を詳細に示している。

たとえば終端装置5A−2,5B−２（または5C−2,5Z−
２）と端末番号送信回路6A,6B（または6C,端末番号受信
回路７）との間のそれぞれの交信は、終端装置5A−2,5B
−２（または5C−2,5Z−２）においてXSYNからつくられ
たクロックと調歩同期回路600でつくられたタイミング
を基準にして、すでに従来技術として説明した第36図お
よび第37A図のSD,RD,RS,CS,CS′,CD,ER,DR,CI′CIの各
信号を用いてなされる。

第1F図には、第1E図において、終端装置5A−２側に端
末番号送信回路6Aが接続され、終端装置5B−２側に端末
番号受信回路７が接続されている場合の各種の信号のタ
イミング・チャートが示されている。

端末番号送信回路6Aから発呼信号として第1F図（ａ）
に示すデータ端末レディ信号ERが送出されると、端末装
置5A−2,ハイウェイ・スイッチ4,終端装置5Z−２を介し
てこれを受信した端末番号受信回路７では（ｂ）に示す
ように、送信可信号CS′を送出し、終端装置5A−２を介
して（ｃ）に示した送信可信号CSとしてこれを受けた端
末番号送信回路6Aでは、（ｄ）に示す送信要求信号RSを
送出する。この送信要求信号を送出すると、続いて端末
番号受信回路７に対して、（ｅ）に示す宛先番号を送信
データSDとして送出する。

このようにして、第1F図の（ｂ）の送信可信号CS′が
“1"となることによって、（ｄ）の送信要求信号RSが
“0"であるにもかかわらず、（ｃ）の送信可信号CSを終
端装置5A−２が端末番号送信回路6Aに対して送出するこ
とができ、前記CCITTの勧告V25bisの規格を満足するこ
とができる。

第1F図の（ｅ）に示す宛先番号は端末番号受信回路７
を介して図示されてはいないハイウェイ・スイッチ制御
回路で処理され、ハイウェイ・スイッチ４を制御して、
端末番号送信回路6Aを含むデータ端末装置（Ａ）を、た
とえば端末番号送信回路6Bを含む端末装置（Ｂ）に接続
する。

この様子は第1G図に示されている。すなわち、第1G図
の（ｅ）に示す宛先番号が送信データSDとして送出さ
れ、PCM交換スイッチ8Bにおいて端末装置（Ａ）と
（Ｂ）が接続されると、端末装置（Ｂ）ではデータ端末
レディ信号ERを送出し、これを端末装置（Ａ）側では
（ｆ）に示すようにデータ・セット・レディ信号DRとし
て受信し、これを受けた端末装置（Ａ）は送信要求信号
RSを（ｄ）に示すように送出する。この送信要求信号RS
を（ｇ）に示すように受信キャリア検出信号CDとして受
ける。終端装置5B−２では、この検出信号CDと送信可信
号CS′とが短絡線で結ばれているために送信可信号CS′
が終端装置5Bから送出されて、終端装置5A−２に（ｃ）
に示す送信可信号CSとして受信される。これを受信した
端末装置（Ａ）では（ｅ）に示すように送信データの送
出を開始する。

（ｅ）に示す送信データの送出を終わると端末装置
（Ａ）は（ｄ）の送信要求信号RSを“0"にし、これを受
けた受信キャリア検出信号CDを“0"にする。そこでこの
検出信号CDと短絡された（ｃ）の送信可信号CSも“0"に
なる。

第1A図ないし第1C図において説明した動作概念のう
ち、本発明に関わる部分の終端装置5A,5Bの具体的構成
を第2A図に、その各部の波形を第2B図に示し説明する。
ここで終端装置5Aおよび5Bはともに同一の構成となって
いる。

第2A図において、100はPLL（フェーズ・ロック・ルー
プ）回路であり、PCM伝送路のXSYN（送信同期信号）を
もとに、本装置内の各種タイミング信号を得るための基
本クロック121および基本クロック121の、たとえば２倍
の繰り返し周波数を有するクロック127をつくる。このX
SYNと基本クロック121との関係は、第2B図（ｃ）および
（ｆ）に示されるごとく、XSYNの後縁に基本クロック12
1の前縁が同期するようになっている。

基本クロック121を受けたタイミング発生回路200で
は、XCLK,XSYNをもとに、第2B図（ｂ），（ｋ），
（ｌ）に示した信号231,232,233や、信号274,275,さら
に信号262,264を含むバス信号259,バス信号286,クロッ
クST2を出力する。

600は調歩同期回路であり、端末装置から送られてく
る送信要求信号RSおよび送信データSDを受けて、PLL回
路100からのクロック127でサンプルして、それを記憶
し、タイミング発生回路200からのクロックST2のタイミ
ングで送信要求信号RS1および送信データSD1を出力し、
相手方端末装置（Ｂ）から送られてきた送信可信号CS1
を受けて、これを端末装置（Ａ）に送り、サンプルされ
た送信データSDが、所定の一定量に達してしまうと、こ
の送信可信号CS1をCSとして送出するのを停止して、端
末装置（Ａ）から送信データSDが一時的に送られてこな
いようにしている。

300はマッピング回路であり、端末装置から送られて
くる送信データSD、送信要求信号RSを調歩同期回路600
を介して送信データSD1、送信要求信号RS1として受信
し、送信可信号CS′、データ端末レディ信号ER、被呼表
示信号CI′を端末装置から直接受信して第33図あるいは
第34図に示したようにして、バス信号259および信号274
によりマッピングして、第2B図（ａ）のマップ信号386
を出力する。

60は送信レジスタであり、マップ信号386（第2B図
（ａ））を第2B図（ｂ）の信号231でサンプルすること
によりレジスタに取り込み、（ｃ）に示すXSYNの期間、
（ｄ）に示すXCLKに同期してレジスタの内容を（ｅ）に
示すDOUTとして出力する。このDOUT（ｅ）には125μｓ
ごとにくり返されるXSYN（ｃ）ごとに第33図または第34
図に示した１つのフレームをフレーム０から順に送出す
る。

80は受信レジスタであり、第2B図（ｇ）に示すRSYNの
期間（ｈ）に示すRCLKでサンプルすることにより（ｉ）
に示したDINをレジスタにロードし、（ｌ）に示した信
号233の期間（ｋ）の信号232により（ｊ）の被デマップ
信号90を出力する。

400はデマッピング回路であり、被デマップ信号90を
受けて、ここに含まれた受信データRD（第2B図（ｊ）の
D0〜5,D6〜11…）を信号262および275のタイミングで、
また、送信可信号CS,データ・セット・レディ信号DR,被
呼表示信号CIをバス信号286のタイミングで、受信キャ
リア検出信号CDを信号264のタイミングで、第33図また
は第34図のマッピングとは逆に、デマップして端末装置
へ送出している。

さらにデマッピング回路400では、第2B図（ｊ）に示
したフレーム番号（フレーム0,フレーム１…）をバス信
号526に送出しており、これを受けたタイミング発生回
路200では、デマップ用のバス信号286をつくる。

デマッピング回路400では、フレーム１のSYビット
（第2B図（ｊ）を検出して、同期が確立したことを信号
551によってマッピング回路30に送出し、この信号551を
受けたマッピング回路300では、第2B図（ａ）のフレー
ム１のSYビット（最初のビット）としている。

マッピング回路300では、送信要求信号RSを受けると
信号367を送出し、これを受けたデマッピング回路400で
は第2B図（ｊ）のフレーム１のCSとアンドをとって送信
可信号CSを出力する。

第1D図において説明した動作概念のうち、本発明に関
わる部分のV25bis用終端装置5A−2,5B−２（または5C−
2,5Z−２）の具体的構成を第2C図に示し、その各部の波
形は第2B図に同じであるので、これを用いて説明する。
ここで終端装置5A−２および5B−２はともに同一の構成
となっている。

第2C図において、100はPLL（フェーズ・ロック・ルー
プ）回路であり、PCM伝送路のXSYN（送信同期信号）を
もとに、本装置内の各種タイミング信号を得るための基
本クロック121をつくる。このXSYNと基本クロック121と
の関係は、第2B図（ｃ）および（ｆ）に示されるごと
く、XSYNの後縁に基本クロック121の前縁が同期するよ
うになっている。

300はマッピング回路であり、端末装置から送られて
くる送信データSD、送信要求信号RS、を調歩同期回路60
0を介して、送信データSD1,送信要求信号RS1として受信
し、送信可信号CS′、データ端末レディ信号ER、被呼表
示信号CI′を端末装置から直接受信して第33図あるいは
第34図に示したようにして、バス信号259および信号274
によりマッピングして、第2B図（ａ）のマップ信号386
を出力する。

デマッピング回路400Bでは、フレーム１のSYビット
（第2B図（ｊ））を検出して、同期が確立したことを信
号551によってマッピング回路300に送出し、この信号55
1を受けたマッピッグ回路300では、第2B図（ａ）のフレ
ーム１のSYビット（最初のビット）としている。

第2C図右側の送信可信号CS′と受信キャリア検出信号
CDとの間に点線で示された短絡線10は終端装置5A−2,5B
−２および5C−２には設けられているが、5Z−２には設
けられていない。終端装置5A−2,5B−2,5C−２において
は、この短絡線10があるために、相手側端末装置から送
信要求信号RSがあると、受信レジスタ80を介してデマッ
ピング回路400Bでデマッピングして、受信キャリア検出
信号CDを“1"として出力すると同時に、送信可信号CS′
も“1"とする。この送信可信号CS′はマッピング回路30
0でマッピングされ、送信レジスタ60を介して相手側端
末装置（第2C図の左側、図示されてはいない）に送り返
される。この送信可信号CS′は相手側端末装置におい
て、送信可信号CSとなるために、送信要求信号RSとのア
ンドをとる必要がなくなった。

終端装置5Z−２においては、短絡線10を備える必要が
ない。なぜならば、終端装置5Z−２には端末番号受信回
路７のみが接続され、この端末番号受信回路７が、端末
装置から受信キャリア検出信号CDを受信すると、宛先番
号を受信することができる状態にある場合にのみ送信可
信号CS′を“1"として端末装置側に送出するためであ
る。これを受けた端末装置側では、宛先番号を送信デー
タSDに乗せて、第1F図，第1G図のそれぞれの（ｅ）に示
すように送出するように動作する。

調歩同期回路600では、端末装置から送られてくる送
信要求信号RSおよび送信データSDを受けて、PLL回路100
からのクロック127でサンプルして、それを記憶し、タ
イミング発生回路200からのクロックST2のタイミングで
送信要求信号RS1および送信データSD1を出力し、相手方
端末装置（Ｂ）から送られてきた送信可信号CS1を受け
て、これを端末装置（ａ）に送り、サンプルされた送信
データSDが、所定の一定量に達してしまうと、この送信
課信号CS1をCSとして送出するのを停止して、端末装置
（Ａ）から送信データSDが一時的に送られてこないよう
にしている。

第3A図は調歩同期回路600の構成図を示している。

ここで、調歩同期検出回路601は、端末装置からの送
信データSDおよび送信要求信号RSをクロック127でサン
プルしてパラレル信号としてバス信号607（SD）および
信号606（RS）を出力し、さらに送信データSDに含まれ
たストップ・ビットを検出したときに信号671を出力し
ている。

周波数誤差吸収バッファ701は、バス信号607および信
号606を信号671のタイミングで取り込み一時的に記憶
し、クロックST2のタイミングで送信データSD1,送信要
求信号RS1を出力する。

さらに、デマッピング回路400からの送信可信号CS1を
受けて、メモリに蓄積された送信データSDが所定量に達
する迄は送信可信号CSを端末装置に出力し、送信データ
SDを受けるが、メモリに蓄積された送信データSDが所定
量に達すると、送信可信号CS1が印加されてもCSは出力
されず、したがって、端末装置からの送信データSDは一
時的に中断され、メモリに蓄積された送信データSDが一
定量よりもすくなくなると、送信可信号CS1によりCSが
出力される。

この周波数誤差吸収バッファ701に含まれた回路は、
基本クロック121およびクロック127のタイミングで動作
している。

調歩同期検出回路601からの出力である信号606は送信
要求信号RSをクロック127でサンプルしたものである
が、このサンプル動作は、送信データSDが存在している
期間においてのみ行われる。そのために有効な送信デー
タSDを送出する前などにおいては、送信要求信号RSが印
加されても、サンプル動作がされないために、信号606
出力されないことになる。このような場合には周波数誤
差吸収バッファ701側に印加された送信要求信号RSをそ
のままRS1として送出している。

第3B図には調歩同期検出回路601の回路構成が、第3C
図にはその各部の波形が示されている。

ここで、スタート・ビット検出回路610は、クロック1
27と送信データSDとを受けて、第3C図（ａ）のスタート
・ビットSTの立下りを検出し、（ｂ）の信号616を出力
（“0"とする）している。

受信クロック作成回路620は、クロック127と（ｂ）の
信号655を受けて、（ｃ）の信号655を出力している。こ
こで信号655は第3C図（ａ）の各ビットの中心で出力さ
れている。

この信号はシリアル信号をパラレル信号に変換して出
力するS/Pレジスタ603に印加され、このシリアル入力端
子S1に印加された送信データSDをサンプルしてパラレル
信号とし、バス信号607として出力している。

ストップ・ビット検出回路660では、（Ｃ）の信号655
とクロック127を印加されて、信号655のパルス数をスタ
ート・ビットSTからカウントして、ストップ・ビットSP
まで数える（第3C図の場合は10カウント）。

これによってストップ・ビットSPを検出し（ｄ）の信
号671を出力する。この信号671はスタート・ビット検出
回路610に帰還されてリセットし、スタート・ビットを
検出可能な状態に戻している。

信号671はＤフリップフロップ602のクロック端子に印
加され、そのデータ端子Ｄに印加されている第3C図
（ｅ）の送信要求信号RSをサンプルし、（ｆ）に示す信
号606を出力している。

第3D図にはスタート・ビット検出回路610のさらに具
体的な回路構成が、その各部の波形が第3E図に示されて
いる。

ここで611および612はともにＤフリップフロップであ
り、Ｄフリップフロップ611のデータ端子Ｄには第3E図
（ｂ）の送信データSDが印加され、クロック端子に印加
された（ａ）のクロック127でサンプルされ、そのノッ
トＱ出力には（Ｃ）の信号615を出力している。

この（Ｃ）の信号615は、フリップフロップ612のクロ
ック端子に印加され、それによって、ノットＱ出力であ
る（ｄ）の信号616を“0"にする。この“0"の状態はそ
のリセット端子Ｒにストップ・ビット検出回路660から
の（ｅ）の信号671が印加されるまで続く。この（ｅ）
の信号671が“1"になると、フリップフロップ612はリセ
ットされて、（ｄ）の信号616であるノットＱ出力は
“1"になり、これがフリップフロップ611のプリセット
端子Ｐに印加されて、プリセットを解除して、スタート
ビットの検出動作を可能にしている。

第3F図には受信クロック作成回路620のさらに具体的
な回路構成が、その各部の波形が第3G図に示されてい
る。

621はＤフリップフロップであり、そのデータ端子Ｄ
には第3G図（ｂ）の信号616が印加され、そのクロック
端子にはインバータ627を介して（ａ）のクロック127が
印加されている。ここでは（ａ）のクロック127の立下
りで（ｂ）の信号616をサンプルし、（Ｃ）に示すＱ出
力である信号651およびノットＱ出力である信号652を出
力している。

（Ｃ）の信号651はフリップフロップ622のデータ端子
Ｄに入力され、そのクロック端子に印加された（ａ）の
クロック127をインバータ627を介して印加されサンプル
して、ノットＱ出力を（ｄ）の信号653として出力して
いる。

この（ｄ）の信号653と、（ｃ）の信号651はノア・ゲ
ート625に印加されその出力には（ｅ）に示す信号654が
得られる。

624は20進カウンタであり、そのデータ端子D0には
（ｅ）の信号654が、データ端子D1ないしD3には“0"
が、そのロード端子LDには（ｅ）の信号654がインバー
タ628を介して印加され、（Ｃ）の信号651の反転した信
号652がリセット端子Ｒに印加されており、そのリセッ
ト後の（ａ）のクロック127の数とカウントしている。

この20進カウンタ624では、（ｅ）信号654が印加され
ると１をロードしてそこからカウントアップし、出力Q0
〜Q4がインバータ629,630,631およびアンド・ゲート626
に印加されて、カウント数が９になるとアンド・ゲート
626は出力し、それがＤフリップフロップ623を介して
（ｇ）の信号655として出力される。

第3G図（ｇ）の信号655は、スタート・ビットST（第3
C図（ａ）参照）を検出してから20進カウンタ624が９カ
ウントした時およびその後は20カウントするごとに、出
力され、この動作は第3G図（ｂ）の信号616が“1"にな
る迄続く。

第3H図には、ストップビット検出回路660のさらに具
体的な回路構成が、第3I図にはその各部の形が示されて
いる。

661は、16進カウンタであり、第3I図（ｂ）の信号655
をそのクロック端子に印加されてカウントして、（Ｃ）
に示す値を出力し、直接あるいはインバータ664,665を
介してアンド・ゲート663に印加され、（Ｃ）に示した1
6進カウンタの出力が10の値を示したときに、アンド・
ゲート663は出力し、これがＤフリップフロップ662のデ
ータ端子に印加される。このＤフリップフロップ662の
クロック端子には（ａ）に示したクロック127が印加さ
れこれによって出力Ｑには（ｄ）に示した信号671が出
力される。これによって、スタートビット（１ビット）
とデータ・ビット（８ビット）とストップ・ビット（１
ビット）の計10ビットごとに（ｄ）の信号671が出力さ
れることになる。この（ｄ）の信号671が出力される
と、ノットＱ出力が16進カウンタのリセット端子に印加
されて、リセットして、上述の動作をくり返す。

第4A図には、周波数誤差吸収バッファ701（第3A図参
照）の内部の回路構成が第4B図にその各部のタイミング
・チャートが示されている。

スタート・ビツト（１ビット），データ・ビット（８
ビット）とストップ・ビット（１ビット）の計10ビット
のデータからなるバス信号607と、また、送信要求信号R
Sをストップ・ビットの位置でサンプルした信号606と
を、含んでいるFIFOメモリ群に印加し、第4B図（ａ）の
信号671のタイミングで記憶している。クロック127はFI
FOメモリ群内部の信号処理に使用される。（ｇ）の信号
872はFIFOメモリ群720の内容を読み出すために用いられ
る。FIFOメモリ群720から出力される（ｂ）の信号724は
FIFOメモリ群720の含む２段FIFOメモリが空であること
を示す信号であり、（ｅ）の信号836はFIFOメモリ群720
の含む６段構成の６段FIFOメモリが空であることを示す
信号であり、第4B図に図示されてはいない信号837は６
段FIFOメモリが満杯であることを示す信号である。

（ａ）の書き込みを指示する信号671が印加される
と、それまで空のために“1"を示していた（ｂ）の信号
724が“0"を示し、（Ｃ）の信号876が印加されると、２
段FIFOメモリの内容は６段FIFOメモリに移され、（ｅ）
の６段FIFOのメモリの状態を示す信号が空の“1"の状態
から空ではない“0"の状態になり、６段FIFOメモリに書
き込まれたことを表わす（ｄ）の信号875が印加される
と、２段FIFOメモリを空の“1"にする。

702はパラレル入力されたデータをシリアル出力する
ためのP/Sレジスタで、FIFOメモリ群720からのパラレル
出力であるバス信号726を印加されて、（ｇ）に示す信
号872の“1"のタイミングでその内部に書き込み、“0"
でその出力Ｑに（ｈ）に示す送信データSD1として出力
する。クロックST2は端末装置の要求するクロック周期
を有しており、この周期でP/Sレジスタ702からの送信デ
ータSD1はマッピング回路300などを介して相手の端末装
置に対して出力される。FIFOメモリ群720からのバス信
号726によるデータの入力が無い場合には、P/Sレジスタ
702のシリアル・イン端子が“1"にされているために、
（ｈ）に示す送信データSD1のストップ・ビットSPの後
に示すように、次のデータが印加されるまで“1"を出力
し続けて、送信データの無いことを端末装置に知らせて
いる。

第１および第2FIFO制御回路760,850は周波数誤差吸収
バッファ701の内部の制御信号である信号872,875,876の
ほか信号785,786,877を出力している。Ｄフリップフロ
ップ703ではFIFOメモリ群720からの送信要求信号RSにも
とづく信号727を受けて、（ｉ）に示す信号786のタイミ
ングで出力している。（ｊ）に示す信号785は送信デー
タSD1の有効なデータの存在中のみ“1"を示している。

第1FIFO制御回路760から出力される信号877は、FIFO
メモリ群720内のメモリ内容が増加して60ビット
（（ｈ）に示したSD1のSTからSPまでの10ビット×６）
分に達したときに“1"から“0"に転じ、アンド・ゲート
706に印加されて、送信可信号CS1をCSとして自端末装置
に送出することを停止し、自端末装置からデータを送出
することを禁止し、FIFOメモリ群720がすべて空になる
と、信号877は“1"に戻り、自端末装置からのデータの
送出を許可する。

アンド・ゲート704,705とオア・ゲート707およびイン
バータ708で構成される回路は、（ｊ）に示した信号785
が“1"を示しているときには、送信要求信号RSにもとづ
いて得られたフリップフロップ703の出力Ｑを送信要求
信号RS1として相手端末装置側へ送出する。（ｊ）に示
した信号785が“0"を示しているときには、送信要求信
号RSをそのままRS1として送出している。

第4C図はFIFOメモリ群720のさらに内部の回路構成を
示しており、２段FIFOメモリ・制御回路721,6段FIFOメ
モリ730および２の６段FIFOメモリ730を制御するための
メモリ制御回路801が示されている。

ここで２段FIFOメモリ・制御回路721からはバス信号7
22と信号723が6FIFOメモリに対して出力されている。こ
のバス信号722は10ビットのデータからなっており、信
号723は送信要求信号RSにもとづいて作成された信号で
ある。メモリ制御回路801からは信号821〜832が６段FIF
Oメモリ730に対して出力されている。

６段FIFメモリ730のより具体的な回路構成が示されて
おり、この構成は２段FIFOメモリ・制御回路721に含ま
れた２段FIFOメモリの構成と同じで、ただその記憶容量
を６段（66ビット）から２段（22ビット）に置き換えた
ものであるので、２段FIFOメモリの構成については、図
示することを省略している。

第4D図において、デマルチプレクサ731は、10ビット
のバス信号722と１ビットの信号723の計11ビットの信号
を信号821,822,823の指示に従って、バス信号732ろ737
のいずれかに切換えている。バス信号732が選択された
ときには、レジスタ群740の端子D0に印加されたデータ
を記憶するために制御用の信号824が制御用の端子S0に
印加される。同様にして、端子D1にバス信号733が印加
されたときには、信号825が印加される。以下、同様に
して、端子D5と信号829が対応している。

レジスタ群740に書き込まれたデータはバス信号751
（11ビット）〜756（11ビット）として常時各出力端子Q
0〜Q5から出力されており、これらの出力のうちのいず
れかを、信号830,831,832の指示にもとづいて、選択し
てバス信号726（10ビット）および信号727（１ビット、
RS信号にもとづくもの）をマルチプレクサ725は出力し
ている。

第4E図はメモリ制御回路801の具体的な回路構成を示
しており、この回路は、２段FIFOメモリ・制御回路721
に含まれた制御回路に対応し、メモリ制御回路801が６
段のメモリ（66ビット）を制御するのに対して２段FIFO
メモリ・セイギョ回路721に含まれた制御回路は２段の
メモリ（22ビット）を制御するものであるから、この２
段メモリ用の制御回路の図示は省略されている。

第4E図の各部の波形を示すタイミング・チャートを第
4F図に示し、これを用いて説明する。

802と803はそれぞれ第4F図（ｂ），（ｆ）の信号876,
872をインバータ811,812それぞれを介してそのクロック
端子に印加されて計数する６進カウンタである。６進カ
ウンタ802は次にレジスタ群740の端子D0〜D5のうちのど
こにデータを入れるかを第4F図（ｃ）の出力Q2〜Q2の信
号821,822,823によって表わしている。

６進カウンタ803は次にレジスタ群740の端子Q0〜Q5か
らのバス信号751〜756のうちのどのデータを出力すべき
かを６進カウンタの（ｇ）に示す出力Q0〜Q2の信号830,
831,832によって表わしている。

806および807はともにＤフリップフロップであり、こ
れらのクロック端子には、インバータ813を介して、ま
たは直接に（ａ）に示すクロック127が印加されそれぞ
れのデータ端子Ｄに印加された信号876,872を（ａ）の
クロック127の半ビット分だけ遅らせて、信号833および
834を得ている。この半ビット分だけ遅らせている間に
コンパレータ805において、書き込みアドレスを示す信
号821,822,823の値Ａと読み出しアドレスを表わす信号8
30,831,832の値Ｂとを比較してＡ＝Ｂが得られたとき
に、（ｉ）に示す信号835を出力している。

ここで信号835が出力されるのは、Ａ＝Ｂのときであ
り、Ａ＝Ｂが得られるのは、レジスタ群740（第4D図）
が空のときまたは満杯のときのいずれかである。

まず、書き込みアドレスＡと読み出しアドレスＢが等
しい値を示すときは、書き込んだ回数だけ読み出したと
きである。

つぎに書き込みアドレスが０から５まで達し、６回目
の書き込みが行われると再び書き込みアドレスは０に戻
り、このとき読み出し回数が０であればＡ＝Ｂとなり
（ｉ）に示す信号835が出力される。

808,809はＤフリップフロップであり、信号835が、レ
ジスタ群740において空のときに出力されたものか満杯
のときに出力されたものであるかを区別し、空のときに
信号836を満杯のときに信号837を出力している。

（ｄ）に示す信号833は、レジスタ群740に書き込みが
行われたことを“0"において表わしており、書き込みが
行われたことからレジスタ群740は空ではない、すなわ
ち満杯の状態であることを、Ｄフリップフロップ809か
（ｊ）に示す信号837を出力することにより示す。

（ｈ）に示す信号834は、レジスタ群740読み出された
ことを“0"において表わしており、読み出したことから
レジスタ群740は満杯ではない、すなわち空の状態であ
ることを、Ｄフリップフロップ808が（ｅ）に示す信号8
36を出力することにより示している。

804はデマルチプレクサであり、アドレスを表わす信
号821,822,823により書き込み信号である信号816を信号
824〜829のうちのいずれかの信号として出力している。

第4G図は、レジスタ群740（第4D図）のさらに具体的
な回路構成を示しており、741〜746は11ビット・レジス
タであり、書き込みを指示する信号824〜829により11ビ
ットのバス信号732〜737を記憶し、バス信号751〜756に
より出力している。

ここで、２段FIFOメモリ・制御回路の場合には、第4G
図の11ビット・レジスタは２個で２段FIFOメモリを構成
することができる。

第4H図には、第1FIFO制御回路760（第4A図）の具体的
な回路構成図が、その各部の波形を示すタイミング・チ
ャートが第4I図および第4J図に示されている。

第4H図のＤフリップフロップ763のクロック端子には
第4I図（ａ）のクロックST2が印加され、（ｃ）の信号7
81を得、クロック127をインバータ771を介して印加され
たＤフリップフロップ764のデータ端子Ｄに印加して、
（ｄ）の信号782を得て、これをリセット信号として、
Ｄフリップフロップ763および20進カウンタ761に印加さ
れリセットしている。

20進カウンタ761はクロック127の数を数えて、（ｅ）
に示したその出力Q0〜Q4が18の値を示したときにあるい
は直接に印加されたアンド・ゲート768は（ｇ）に示す
信号787のように“1"を出力し、それがクロック127をイ
ンバータ771を介して印加されたＤフリップフロップ766
から（ｆ）に示す信号783として出力される。この
（ｆ）に示す信号783は（ａ）のクロックST2の立上りよ
りも、（ｂ）に示すクロック127の半クロック分だけ早
く立上り、半クロック分だけ後に立下がる信号となって
いる。この信号783はクロックST2に若干先立つ信号とし
て利用される。

Ｄフリップフロップ767は、FIFOメモリ群720からデー
タを出力するときのタイミングを示す信号である（ｈ）
に示す信号871と（ａ）のクロックST2を印加されて
（ｋ）に示す信号785を出力している。この信号785は送
信データSD1の有効なデータの存在中にのみ“1"を示し
ている。

762は10進カウンタであり、（ｈ）に示す信号871をリ
セット端子Ｒに受けてリセットされて、クロックST2を
計数して、インバータ775,776を介してあるいは直接
に、その出力をアンドケート769に受けて、（ｌ）に示
すように10の値を計数したときに出力し、Ｄフリップフ
ロップ765のデータ端子に印加し、これを、そのクロッ
ク端子にインバータ771を介して印加されたクロック127
のタイミングで出力ノットＱから（ｍ）に示す信号784
として出力している。

アンド・ゲート770は、クロックST2と（ｉ）に示す信
号872とのアンドをとって（ｊ）に示す信号786を出力し
ている。この（ｉ）に示す信号872は（ｆ）の信号783と
タイミングが一致しているが、信号783は（ｌ）に示す
カウント値が変わるたびに出力されるのに対し、信号87
2はその（ｌ）のカウント値が０から１に変わるときに
のみ出力されている。

第4I図の（ｌ）において、10進カウンタ762の出力Q0
〜Q3の値が１であるときの前半の様子と、９であるとき
の後半の様子とを同時に示し、これによって、（ｌ）の
カウント値が９を示して、次に10をカウントした直後に
（ｍ）に示した信号784の立下りで（ｈ）に示した信号8
71を点線で示したように“1"から“0"に戻している。

この様子は時間軸を縮めて表示してある第4J図によ
り、一層明らかに示されている。

第4J図（ｋ）の信号785は、（ｈ）に示した信号871が
“1"から“0"に転じた後の（ａ）に示すクロックST2の
最初の立上りで“1"から“0"に戻っている。

第4K図には、第2FIFO制御回路850のさらに具体的な回
路図が、また、その各部の波形を示すタイミング・チャ
ートが第4L図に示されている。

第1FIFO制御回路760からの信号783と、FIFOメモリ群7
20からの信号836をインバータ865を介して印加されたア
ンド・ゲート860は、６段FIFOメモリ730が空ではないこ
とを“1"において示す信号を出力し、これがデータ端子
Ｄを“1"にしたＤフリップフロップ851のクロック端子
に印加され、その出力Ｑには信号871を出力している。
この出力はデータ端子Ｄを“1"にしたＤフリップフロッ
プ852のクロック端子に印加され信号872を出力してい
る。この出力は、クロック127をインバータ866を介して
クロック端子に印加されている。Ｄフリップフロップ85
3のデータ端子に印加され、その出力ノットＱをＤフリ
ップフロップ852のリセット端子に印加してリセットし
ている。これによって信号872はクロック127の１周期分
の幅をもつ信号となる。ここでＤフリップフロップ851
のリセット端子Ｒには、信号784（第4J図（ｍ）参照）
が印加され、リセットする。

第4L図（ｂ）に示した基本クロック121をクロック端
子に受けたＤフリップフロップ854は、（ｃ）に示すそ
の出力ノットＱである信号878をそのデータ端子に印加
して、基本クロック121を２分の１分周して、その出力
Ｑと基本クロック121のアンドをアンド・ゲート861によ
り得て、（ａ）のクロック127をインバータ866を介して
クロック端子に印加されたフリップフロップ855に入力
して、（ｄ）に示した信号879を得ている。

この信号879と、（ｅ）に示した信号724をインバータ
867を介して印加されたナンド・ゲート864の出力は、ク
ロック127をクロック端子に印加されたＤフリップフロ
ップ856のデータ端子Ｄに印加され、（ｆ）に示す信号8
75を出力する。

クロック127をインバータ866を介してクロック端子に
印加されたＤフリップフロップ857のデータ端子Ｄには
信号875が印加されており、その出力ノットＱには
（ｇ）に示す信号876を得ている。

２段FIFOメモリ・制御回路721に含まれた２段FIFOメ
モリが空であることを示す（ｅ）の信号724は６段FIFO
メモリ730が空であることを示す信号836とがナンド・ゲ
ート863でナンドされてＤフリップフロップ858のリセッ
ト端子Ｒに印加されこれをリセットし、このＤフリップ
フロップ858のデータ端子Ｄは常時“1"が印加されて、
そのクロック端子には６段FIFOメモリ730が満杯である
ことを示す信号837が印加されて、その出力Ｑには信号8
77が出力される。この信号877は、６段FIFOメモリ730が
満杯になると“1"を示し、２段および６段FIFOメモリが
ともに空になったときに“0"を示す。

第５図にはタイミング発生回路200の回路構成が示さ
れている。ここで、210はレジスタ用タイミング回路で
あり、送信レジスタ60および受信レジスタ80へのタイミ
ング信号231,232,233を基本クロック121および信号273
からつくっている。

240はクロック・タイミング回路であり、基本クロッ
ク121とXCLK,XSYNを受けて、レジスタ用タイミング回路
210への信号273とバス信号276とマッピング回路300への
信号274およびバス信号259とデマッピング回路400への
信号275と端末装置へのクロックST2を発生している。こ
こでバス信号259に含まれる信号262および264はデマッ
ピング回路400にも印加されている。

280は受信用タイミング回路であり、基本クロック121
とバス信号526および276とを受けて、同期受信回路400
へのバス信号286を送出している。

第6A図はレジスタ用タイミング回路210の具体的な回
路を示しており、その各部の波形が第6B図に示されてい
る。

クロック・タイミング回路240から印加される信号273
（ａ）は、24進カウンタ211のリセット端子Ｒに125μｓ
ごとに印加され、クロック端子に印加された基本クロッ
ク121（ｂ）の数を０から計数し始めて、24進カウンタ2
11の出力Q0〜Q4の値（ｃ）が23になると（ａ）の信号27
3によりリセットされる。24進カウンタの出力Q3とQ4が
ともに“0"のときにインバータ218,219を介して信号を
印加されたアンド・ゲート214は“1"を出力する。この
アンド・ゲート214の出力Q3とQ4がともに“0"であるの
は、（ｃ）に示す値が０から７までの期間である。

このアンド・ゲート214の出力が“1"である期間は、
これを印加されたＤフリップフロップ212では、基本ク
ロック121がクロック端子に印加されることにより“1"
を出力し続けるので、（ｄ）に示す信号233のようにな
る。アンド・ゲート216では、この信号233と基本クロッ
ク121とのアンドをとり、（ｈ）に示す信号232を得る。

Ｄフリップフロップ213は、信号233（ｄ）と基本クロ
ック121（ｂ）をインバータ220を介して印加されて、
（ｄ）の信号233よりも基本クロック121（ｂ）の半クロ
ック分だけ遅れた信号235を（ｆ）の信号235に示すよう
に出力端子Ｑに得る。

アンド・ゲート215は、（ｄ）の信号233とインバータ
220を介して基本クロック121とを受けて、アンドをとり
（ｅ）に示す信号234を得ている。アンド・ゲート217で
は、（ｆ）の信号235と（ｅ）の信号234とのアンドをと
り、（ｇ）の信号231を得ている。

第7A図および第7B図はクロック・タイミング回路240
の回路構成図およびタイミング・チャートである。

第7A図において、241は８段のシリアル・パラレル（S
/P）レジスタであり、第7B図（ａ）に示す125μｓ間隔
で印加されるXSYNがそのデータ入力DIに印加され、イン
バータ251を介して（ｂ）に示すXCLKが８段のS/Pレジス
タ241のクロック端子に印加される。その出力Q7には
（ｃ）に示す信号278が得られる。この信号278の立上が
りは、（ａ）のXSYNの立下がりよりも（ｂ）のXCLKの1/
2サイクル分だけ早く立上がっており、（ａ）に示すXSY
Nの立下がりよりも（ｂ）に示すXCLKの1/2サイクル分だ
け遅れて立下がる第7B図に示されてはいない出力Q0とア
ンド・ゲート249でアンドがとられて、（ａ）に示すXSY
Nの立下がりからXCLKの1/2サイクル分だけ前に立上がっ
て1/2サイクル分だけ後に立下がる（ｄ）に示す信号279
を得ている。

この信号279は24進カウンタ242のリセット端子Ｒに印
加される。一方24進フレーム・カウンタ242のクロック
入力端子には（ｅ）に示す基本クロック121が印加され
ており、リセット端子Ｒに（ｄ）の信号279が印加され
ると、この基本クロック121を０からカウント・アップ
して23になるとキャリー・アウト端子CRYから（ｇ）に
示す信号258を出力し、このカウント・アップ中のカウ
ント値は（ｆ）に示すバス信号276によって出力してい
る。

24進フレーム・カウンタのキャリー・アウト端子CRY
からの（ｇ）に示す信号258をイネーブル端子ENBに印加
された10進マルチ・フレーム・カウンタ243はそのクロ
ック端子に（ｅ）の基本クロック121をインバータ252を
介して印加され、信号258ごとに、０からカウント・ア
ップして、そのカウント値を（ｈ）に示すバス信号277
を出力し、（ｈ）に示すバス信号277のカウント値が９
になると、つぎの（ｇ）に示す信号258と、インバータ2
52を介して基本クロック121の印加によって、（ｈ）に
示すバス信号277のカウント値を０にし、再びカウント
・アップする。

24進フレーム・カウンタ242の出力であるバス信号276
は、デコーダ244を介してデコードされた各信号につき
１個づつのＤフリップフロップを含むフリップフロップ
群245に印加される。このデコードされた各信号は、各
フリップフロップのデータ端子に印加され、それら各フ
リップフロップのクロック端子には、基本クロック121
（CK1）またはインバータ252を介した基本クロック121
（CK2）が印加されている。

このようにしてフリップフロップ群245からは、
（ｉ）に示す信号260が（ｆ）のバス信号276が９になっ
たときに出力され、それから（ｅ）の基本クロック121
の1/2サイクル分だけ遅れた信号262を（ｊ）に示すよう
に得ている。

フリップフロップ群245の出力である信号261は、
（ｈ）に示すバス信号277の値が０を示し、（ｆ）に示
すバス信号276の値が10〜15を示すときに、バス信号276
の各値につき１つのパルスすなわち６個のパルス群を形
成しており、これが、（ｈ）のバス信号277の値が０の
ときのほか、1,2,3の場合にも出力される（第17B図
（ｄ）参照）。

フリップフロップ群245の出力である信号264は、
（ｈ）に示すバス信号277の値が０を示し、（ｆ）に示
すバス信号276が10の値を示した時に（ｅ）の基本クロ
ック121の１サイクル分のパルス幅のパルスとなって出
力される。

同様にして信号265は、（ｈ）に示すバス信号277の値
が１を示し、（ｆ）に示すバス信号276が10の値を示し
た時に（ｅ）の基本クロック121の１サイクル分のパル
ス幅のパルスとなって出力される。

同じく信号267は、（ｈ）に示すバス信号277の値が３
を示し、（ｆ）に示すバス信号276が16の値を示した時
に（ｅ）の基本クロック121の１サイクル分のパルス幅
のパルスとなって出力される。

同じく（ｌ）に示す信号270は、（ｈ）に示すバス信
号277の値が０を示し、（ｆ）に示すバス信号276が16の
値を示した時に（ｅ）の基本クロック121の１サイクル
分のパルス幅のパルスとなって出力される。

同じく信号271は、（ｈ）に示すバス信号277の値が１
を示し、（ｆ）に示すバス信号276が９を示した時に
（ｅ）の基本クロック121の１サイクル分のパルス幅の
パルスとなって出力される。

同じく、信号272は、（ｈ）に示すバス信号277の値が
２を示し、（ｆ）に示すバス信号276が16に示した時に
（ｅ）の基本クロック121の１サイクル分のパルス幅の
パルスとなって出力される。

同じく（ｎ）に示す信号273は、（ｈ）に示すバス信
号277の値が０を示し、（ｆ）に示すバス信号276が７を
示した時から（ｅ）の基本クロック121の1/2サイクル分
だけ遅れて、その１サイクル分のパルス幅のパルスとな
って出力される。

これらの信号260,261,262,263,264,265,267,270,271,
272,273はバス信号259を形成している。

（ｋ）に示す信号263は、（ｈ）のバス信号の値が０
を示したときに（ｆ）のバス信号の値が10ないし15であ
る間出力され、さらに、（ｈ）のバス信号の値が1,2,3
の各場合にも同様にして出力される。

（ｆ）に示す信号276は、デコーダ246にも印加され、
（ｊ）に示す262と同じ信号がアンドゲート250の一方の
端子に印加される。

（ｈ）に示すバス信号277は、デコーダ247にも印加さ
れ、デコードされて、（ｈ）のバス信号277の値が０で
ある間、アンドゲート250の他方の端子に“1"を出力す
る。したがってこのアンド・ゲート250の出力は、
（ｊ）の信号262と同じ信号となって、10進カウンタ248
のリセット端子Ｒに印加されてリセットする。一方、こ
の10進カウンタ248のクロック端子には、（ｅ）に示す
基本クロック121が印加され、（ｊ）に示す信号262の立
上がりと同じ時間のつぎに印加された（ｅ）の基本クロ
ック121の立上がりで（ｐ）に示すクロックST2は立上が
り、この基本クロック121を５個カウントすると立下が
り、さらに５個カウントすると再び立上がる。クロック
275はクロックST2と同じものであり、それをインバータ
253で反転して、クロック274が得られる。

受信用タイミング回路280の具体的回路およびそのタ
イミング・チャートは、第8A図および第8B図に示されて
いる。

第8A図において、デコーダ281はバス信号276および25
6をデコードし、フリップフロップ群282に印加してい
る。ここでデコーダ281およびフリップフロップ群282お
よびインバータ283は、第7A図に示したデコーダ244およ
びフリップフロップ群245およびインバータ252にそれぞ
れ対応している。

（ｃ）に示す信号288は、（ｄ）に示すバス信号256の
値が変わるごとに出力される信号で、（ａ）の基本クロ
ック121の１サイクル分のパルス幅を有し、（ｂ）のバ
ス信号276の値の23の後半から０の前半において“1"を
示す。

（ｅ）に示す信号287は、（ｄ）に示すバス信号526の
値が変わるごとに、（ｂ）に示すバス信号276の値が９
を示すときに、（ａ）の基本クロック121の１サイクル
分のパルス幅で出力される。

（ｈ）に示す信号289は、（ｄ）に示すバス信号526の
値が１を示した時であって、（ｂ）のバス信号276の値
が９を示した後半から10を示す前半において“1"を示
す。

（ｇ）に示す信号293は、（ｄ）に示すバス信号526の
値が０を示した時であって、（ｂ）のバス信号276の値
が16を示した後半から17を示す前半において“1"を示
す。

（ｉ）に示す信号294は、（ｄ）に示すバス信号526の
値が１を示した時であって、（ｂ）のバス信号276の値
が16を示した後半から17を示す前半において“1"を示
す。

（ｊ）に示す信号296は、（ｄ）に示すバス信号526の
値が２を示した時であって、（ｂ）のバス信号276の値
が16を示した後半から17を示す前半において“1"を示
す。

（ｋ）に示す信号297は、（ｄ）に示すバス信号526の
値が３を示した時であって、（ｂ）のバス信号276の値
が16を示した後半から17を示す前半において“1"を示
す。

（ｆ）に示す信号290は、（ｄ）に示すバス信号526の
値が0,1,2,3を示すときにおいて、（ｂ）に示すバス信
号276の値が10を示した後半から15を示し終った時まで
に、６個のパルスとなって出力される。

第９図には送信レジスタ60の具体的な回路例が示され
ており、そのタイミング・チャートは、第2B図（ａ）〜
（ｅ）に示すようになっている。

61は９ビットのシリアルイン・シリアルアウト・（S/
S）レジスタであり、（2B図（ａ）に示すマップ信号386
を信号入力SIに受け、（ｂ）の信号231をオア・ゲート6
3を介してクロック端子に受けて、（ａ）のマップ信号3
86のフレーム０をロードする。つぎに（ｃ）に示すXSYN
のタイミングで（ｄ）のXCLKをアンド・ゲート62でアン
ドして、オア・ゲート63を介してクロック端子に受け
て、９ビットs/sレジスタ61は、（ｃ）のXSYNの間、す
でにロードされているフレーム０を出力端子SOより出力
し、アンド・ゲート64において、（ｃ）のXSYNとアンド
をとり、（ｅ）のデータ出力DOUTとして出力する。

以下同様にして、フレーム１をロードし、そのフレー
ムをDOUTとして出力している。

第10図には、受信レジスタ80の具体的な回路例が示さ
れており、そのタイミング・チャートは第2B図（ｇ）〜
（ｌ）に示されている。第10図の構成は、第９図の構成
とインバータ82が付加されている以外はほぼ同一であ
る。第10図のデータ入力DINは、第９図のマップ信号386
に対応し、以下同様にして、RCLKはXCLKに、RSYNはXSYN
に、信号232は231に、被デマップ信号90はデータ出力DO
UTに、９ビットS/Sレジスタ81は61に、アンド・ゲート8
3は62にオア・ゲート84は63にそれぞれ対応している
が、アンド・ゲート85の一方の端子には、第2B図（ｌ）
の信号233が印加されて、（ａ）に示すマップ信号386と
同じ期間に９ビットS/Sレジスタ81の出力を（ｊ）の被
デマップ信号90として同期受信回路400に送出してい
る。

第11図（ａ）はPLL回路100の回路構成を示しており、
101は、たとえば3.072MHzのクロック105を発振する発振
器である。110は分周回路であり、このクロック105を受
けて、（ｂ）の表に示す信号161,162,163に制御され
て、15,16または17分周している。信号163,162,161がそ
れぞれ“0",“1",“1"を示した時には位相遅れすなわ
ち、基本クロック121の周波数が低いと判断して、その
分周比を15とし、基本クロック121の周波数を高くし、
“1",“0",“0"を示した時には、位相遅れも進みもない
ものと判断してその分周比は16とし、“1",“0",“1"を
示した時には位相が進んでいる、すなわち基本クロック
121の周波数が高いものと判断して、その分周比を17と
し、基本クロック121の周波数を低くすることにより、X
SYNに同期した192KHzの基本クロック121を得ている。こ
の分周回路110では、さらに3.072MHzのクロック105を第
11図（ｂ）に示すように、3,4または５分周して、768KH
zの周波数の信号128を得ている。また分周回路110で
は、基本クロック121を24分周して8KHzの周波数の信号1
26を得ており、また、信号128とタイミングは異なるも
のの、その周波数は同じであるクロック127を出力して
いる。

130は位相比較回路であり、XSYNと信号126,クロック1
27を受けて、XSYNと信号126の位相を比較している。こ
の比較は125μｓごとに行われ、信号126の位相が進んで
いるときには信号141を出力し、位相が遅れているとき
には信号142を出力し、比較が行われない期間において
は両信号141,142はともに“0"を示す。

分周比制御回路150ではクロック105と、位相進みをあ
らわす信号141,位相遅れをあらわす信号142,および信号
128を受けて、信号141が“1"のときには位相が進んでい
ると判断して信号163,162,161を“1",“0",“1"とし、
信号142が“1"のときには位相遅れと判断して信号163,1
62,161を“0",“1",“1"とし、信号141,142がともに
“0"であるときには“1",“0",“1"を出力している。

第12A図は分周回路110の具体的回路例を示しており、
第12B図はそのタイミング・チャートを示している。

第12A図の111は16進カウンタであり、そのクロック端
子には、第12B図（ａ）のクロック105が印加され、その
ロッド端子LDにはキャリー端子CRYの出力がインバータ1
17を介して印加されている。

さらにこの16進カウンタ111のデータ端子DO,D1,D2,D3
は、それぞれ信号161,162,163および＋5Vである“H"が
印加され、出力Q1およびQ2はアンド・ゲート112に接続
されて（ｅ）に示す信号129を得ている。

位相遅れのとき、すなわち信号163,162,161が“0",
“1",“1"のときにキャリーCRYが出力されると、インバ
ータ117を介して第12B図（ｂ）に示す信号128がロード
端子LDに印加された16進カウンタ111は、第12B図に
（ｃ）のカウント値11をロードし、（ａ）のクロック10
5をカウント・アップしてそのカウント数が11,14,15に
なるとそれぞれ出力Q1が“1"を示し、また出力Q2はカウ
ント数が12ないし15において“1"を示すから、そのアン
ドをとって（ｅ）に示す信号129を得る。そのため、
（ｅ）に示す信号129は、（ｄ）のカウンタ111のQ0〜３
の値が14と15を示すときに“1"を示すことになる。

位相進みのときすなわち信号163,162,161が“1",
“0",“1"のときにキャリーCRYが出力されると、16進カ
ウンタ111は、第12B図（ｃ）の13をロードされ、クロッ
ク105をカウント・アップしてそのカウント数が14,15,
になると、それぞれ出力Q1が“1"を示し、また出力Q2は
カウント数が13ないし15において“1"を示すから、その
アンドをとって（ｅ）に示す信号129を得る。

同様に、位相の進みも遅れないとき、すなわち信号16
3,162,161が“1",“0",“0"のときにキャリーCRYが出力
されると、16進カウンタ111は第12B図（ｃ）のカウント
値12をロードされ、クロック105をカウント・アップし
て、そのカウント数が13,14,15になると、それぞれ出力
Q1が“1"を示し、また出力Q2はカウント数が12ないし15
において“1"を示すから、そのアンドをとって（ｅ）に
示す信号129を得る。

113および114はＤフリップフロップであり、フリップ
フロップ113のデータ端子Ｄには（ｅ）の信号129が印加
され、そのクロック端子にはクロック105がインバータ1
16を介して印加され、出力Ｑはフリップフロップ114の
データ端子に印加される。フリップフロップ114のデー
タ端子にはクロック105が印加され、その出力Ｑからは
信号129の（ａ）のクロック105の１サイクル分だけ遅れ
た（ｆ）に示すクロック127が得られる。このクロック1
27は96進カウンタ115に印加されて、1/4に分周された信
号121と1/96に分周された信号126とが得られる。

第13A図には、位相比較回路130の具体的な回路例が示
され、第13B図にはそのタイミング・チャートが示され
ている。

131ないし133はＤフリップフロップであり、第13B図
（ｂ）に示す信号126がＤフリップフロップ131のデータ
端子Ｄに印加され、そのクロック端子に（ａ）のXSYNが
インバータ137を介して印加されると、その出力Ｑおよ
びノット出力Ｑには（ｃ）の143および（ｄ）の144が出
力される。ここでは（ａ）のXSYNに対し（ｂ）の信号12
6が遅れているときには（ｃ）の信号143は“0"を示し、
進んでいるときには“1"を示すことになる。

（ｅ）のクロック127はフリップフロップ132,133のク
ロック端子に印加され、フリップフロップ132のデータ
端子ＤにはXSYNがインバータ137を介して印加される。
その出力である（ｆ）に示す信号145はナンド・ゲート1
34の一方の入力端子に印加され、この信号145はフリッ
プフロップ133のデータ端子Ｄに印加されて、その出力
Ｑには、（ｇ）に示す信号146が得られ、これが、ナン
ド・ゲート134の他方の入力端子にインバータ138を介し
て印加される。信号145,146のアンドをとりそれを反転
して（ｈ）の信号147が得られる。

（ｃ）の信号143と（ｈ）の信号147はノア・ゲート13
5に入力されて、（ｉ）に示す信号141が得られる。ま
た、（ｄ）の信号144と（ｈ）との信号147はノア・ゲー
ト136に印加されて、（ｊ）に示す信号142が得られる。
この（ｉ）および（ｊ）の信号141,142はともに、XSYN
の立下りの直後に信号126から得られたデータのみを有
効にするものである。

第14A図は分周比制御回路150の具体的回路例を示し、
第14B図にそのタイミング・チャートが示されている。

151ないし155はＤフリップフロップであり、そのデー
タ端子Ｄが＋5Vすなわち“1"に接続されたＤフリップフ
ロップ152のクロック端子に、第14B図（ａ）の位相の進
みを示す信号141が印加されると、（ｂ）に示す信号165
が得られ、インバータ157を介して（ｅ）のクロック105
を印加されているフリップフロップ153のデータ端子Ｄ
に（ｆ）に示す信号128が印加されて、その出力ＱがＤ
フリップフロップ154,155のクロック端子に印加され
る。

一方、位相遅れを表わす（ｃ）の信号142はこの時点
では“0"であるために、フリップフロップ151の出力Ｑ
である（ｄ）の信号164は“0"である。そこで（ｈ）お
よび（ｇ）の信号162,163は時間t₁以前ににおいて、そ
れぞれ“0",“1"を示し、Ｄフリップフロップ155のノッ
トＱ出力と（ｇ）の信号163を印加されたナンド・ゲー
ト156は（ｉ）に示す信号161を出力して“1"とする。こ
の信号161は時間t₁の以前においては“0"を示す。

第14B図の時間t₁以後において、（ｆ）の信号128が
“0"を示し、この信号128の立上りの次に印加された
（ｅ）の信号105の後縁すなわち時間t₂において、
（ｉ）の信号161は“1"から“0"になる。

同様にして、時間t₃において、（ｉ）の信号161は
“0"から“1"に、（ｈ）の信号162は“0"から“1"に、
（ｇ）の信号163は“1"から“0"になる。この状態を第1
1図（ｂ）の信号に対比するならば、時間t₁以前におい
ては、第14B図（ｇ），（ｈ），（ｉ）の信号163,162,1
61は、それぞれ“1",“0",“0"を示しているから、位相
制御なしの状態を示している。時間t₁〜t₂においては、
同じ信号163,162,161は、それぞれ“1",“0",“1"を示
しているから位相進みの状態を示している。時間t₃〜t₄
では同じく、それぞれ“0",“1",“1"を示しているから
位相遅れを示している。時間t₄以降は位相制御なしの状
態を示している。

第15A図はマッピング回路300の回路構成を示してお
り、そのタイミング・チャートを第15B図に示す。

これはマッピングを示す第33図、または第34図のビッ
ト番号０におけるＦビットと、SYビットと、ビット番号
７の各種制御信号すなわちCS′,CI′,RS,ERおよびビッ
ト番号１ないし６のデータD0ないしD23を集線するため
の回路を示している。Ｆビット送出回路310は、第15B図
（ｂ）の信号260を受けて、（ｃ）のＦビットを示す信
号316“1"を出力する。1.25ms後すなわち１マルチフレ
ーム後のＦビットは“0"であるために、そのときの
（ｃ）の信号316は“0"を示している。

SD送出回路320は、第15B図（ｄ），（ｅ），（ｆ）に
示す信号261,263を受けて、送信データSD1をクロック27
4でサンプリングして信号326を出力している。

CS′送出回路330は、送信可信号CS′を信号264でサン
プリングし、第15B図（ｊ）に示す信号265のタイミング
で信号336を出力している。

CI′送出回路340は、被呼表示信号CI′を信号264でサ
ンプリングし、第15B図（ｎ）に示す信号267のタイミン
グで信号346を出力している。ここで、このCI′送出回
路340の構成は、CS′送出回路330の構成に同じである。

SYビット送出回路350は、信号551を受けて第15B図
（ｋ）に示す信号271のタイミングで、信号356を出力し
ている。

RS送出回路360は、送出要求信号RS1を受けて信号264
でサンプリングして、第15B図（ｌ）の信号270のタイミ
ングで、信号366を送出している。ここで信号367はサン
プリングされた信号RS1を常時出力している。

ER送出回路370は、データ端末レディ信号ERを信号264
でサンプリングし、第15B図（ｍ）に示す信号272のタイ
ミングで、信号376を出力している。ここで、このER送
出回路370の構成は、CS′送出回路330の構成に同じであ
る。

集線回路380は、第15B図（ｃ）および（ｇ）の信号31
6,326と、信号336,346,356,366,376,を集線してオアを
とり、第15B図（ｐ）に示すマップ信号386を出力してい
る。

第15C図には、第1D図に示したV25bis用終端装置5A−
2,5B−2,5C−2,5Z−２用のマッピング回路300の回路構
成が示されている。ここで第15A図との差異は、RS送出
回路360の内部に存在している信号367を外部に対して取
り出していないだけであり、第15A図におよび第15B図の
両者に示した回路の動作には何等の差異もない。

第16A図は、Ｆビット送出回路310の具体的な回路の一
例を示しており、第16B図はその各部の波形を示すタイ
ミング・チャートである。

311はＤフリップフロップであり、そのノットＱ出力
の第16B図（ｂ）に示す信号317がそのデータ端子Ｄに接
続されており、そのクロック端子に（ａ）の1.25ms間隔
の信号260がインバータ313を介して印加される。この
（ｃ）の信号316と（ａ）の信号260とがアンド・ゲート
312でアンドされて（ｃ）の信号316を出力している。
（ｃ）の信号312は10フレームごとにフレームのスター
トにおいて出力される。

第17A図は、SD送出回路320の具体的な回路の一例を示
し、第17B図はその回路各部の信号のタイミング・チャ
ートである。

24ビットのシリアル・パラレル変換をするS/Pレジス
タ321では、第17B図（ｂ）に示す送信データSD1を
（ａ）のクロック274でサンプリングし、レジスタにロ
ードして並列に出力している。ここで、（ａ）のクロッ
ク274は10フレームの期間1.25msを24等分する信号であ
り、これは19.2kbpsの周波数を有している。（ｂ）の送
信データSD1は端末側から送られてきた０〜23のデータ
を示している。

S/Pレジスタ321から並列にデータを受けた24ビットの
パラレル・シリアル変換をするP/Sレジスタ322では、
（ｃ）に示す信号262のタイミングで受けたデータをロ
ードし、（ｄ）の信号261のタイミングで（ｅ）の信号2
63の期間にアンド・ゲート323を介して、時間軸を拡大
して示した（ｆ），（ｇ），（ｈ），（ｉ）のうち、
（ｉ）の信号326を出力する。

ここで（ｈ）の信号263のくり返し周期は125μｓであ
り、（ｈ）の１つの信号263の期間中の（ｇ）の信号261
のくり返し周波数は、192kbps相当で、各６個づつのデ
ータを125μｓ間隔で1.25msの間に４回送出している。

第18A図は、CS′送出回路330の具体的な回路の一例を
示し、18B図は、その回路各部の信号のタイミング・チ
ャートである。

Ｄフリップフロップ331のデータ端子Ｄには、第18B図
（ｂ）の送信可信号CS′が印加され、そのクロック端子
には（ａ）の信号が1.25msの間隔で印加され、その出力
Ｑの信号と（ｃ）の信号265とがアンド・ゲート332に印
加されて、（ｄ）に示す信号336が出力される。この信
号336は送信可信号CS′のPCM伝送路への送出タイミング
を示している。

このCS′送出回路330の動作は、CI′送出回路340およ
びER送出回路370の動作と同じであり、送信可信号CS′
を被呼表示信号CI′またはデータ端末レディ信号ERと呼
び代え、また信号265を信号267または信号272と呼び代
え、出力である信号336を信号346または信号376と呼び
代えることができる。

第19A図はSYビット送出回路350の具体的な回路の一例
を示し、第19B図はその回路各部の信号のタイミング・
チャートを示している。ここで、アンド・ゲート351に
は第19B図（ａ）および（ｂ）に示す信号551および1.25
ms間隔の信号271が印加され、そのアンドをとって、
（ｃ）の信号356を出力している。この信号356はSYビッ
トのPCM伝送路への送出タイミングを指示している。

第20A図はRS送出回路360の具体的な回路の一例を示
し、第20B図はその回路各部の信号のタイミング・チャ
ートを示している。

Ｄフリップフロップの361のデータ端子Ｄには、第20B
図（ｂ）の送信要求信号RS1が印加され、そのクロック
端子には（ａ）に示す信号264が印加され、その出力Ｑ
には（ｃ）に示す信号368が出力される。（ｃ）の信号3
68と（ｂ）の送信要求信号RS1はオア・ゲート363に印加
され、オアされて、Ｄフリップフロップ362のデータ端
子Ｄに印加される。このＤフリップフロップ362のクロ
ックは、（ａ）の信号264が印加され、その出力Ｑには
（ｄ）の信号367が出力される。この（ｄ）の信号367は
第38図の送信RSに同じものである。

信号368は前回すなわち1.25ms前の送信要求信号RS1の
値を示しており、この前回のRS1（信号368）が“0"で今
回のRS1が“0"であると、（ｄ）の信号367は“0"であ
り、前回のRS1が“0"で今回のRS1が“1"であると、信号
367は“1"であり、前回のRS1が“1"で今回のRS1が“0"
であると信号367は“1"であり、前回のRS1が“1"で今回
のRS1が“0"であると信号367は“1"である。要約すると
前回のRS1と今回のRS1のいずれかが“1"であれば信号36
7は“1"を示す。

この信号367と第20B図（ｅ）の信号270とはアンド・
ゲート364に追加されて、アンドされ（ｆ）に示す信号3
66を出力する。この信号366は、送信要求信号RS1をPCM
伝送路に送出するためのタイミングを示している。

第20C図には、第1D図に示したV25bis用終端装置5A−
2,5B−2,5C−2,5Z−２に用いられるRS送出回路360の回
路構成が示されている。ここで第20A図に示した構成と
の差異は、信号367を外部に対して取り出してはいない
だけであるから、第20A図および第20C図に示した両回路
の動作には何等の差異もない。

第21A図は集線回路380の具体的な回路の一例を示し、
第21B図はその回路各部の信号のタイミング・チャート
である。

第21B図（ａ）の信号316,（ｄ）の信号326,（ｅ）の
信号336,（ｇ）の信号346,（ｃ）の信号356,（ｂ）の信
号366,および（ｆ）の信号376がオア・ゲート381に印加
されて（ｈ）に示すマップ信号386を出力する。したが
って、10フレームからなるマルチ・フレームの最初にＦ
ビットが、つぎの６ビットにデータD0〜５が、最初のフ
レームの最後のビットに送信要求信号RSが送出される。

第２のフレームの最初のビットでSYビットが、つぎの
６ビットにデータD6〜11が、最後のビットに送信可信号
CS′が送出される。

第３のフレームの最初のビットは“0"で、つぎの６ビ
ットにデータD12〜17が、最後のビットに（ｆ）に示す
信号376のデータ端末レディ信号ERが送出される。

第４のフレームの最初のビットは“0"で、つぎの６ビ
ットにデータD18〜23が、最後のビットに（ｇ）に示す
信号346の被呼表示信号CI′が送出される。

第５のフレームから第10のフレームの間この（ｈ）の
信号386は、すべて“0"を示す。このようにして、第33
図に示したマッピングが実行される。

第22A図はデマッピング回路400の構成図を示してお
り、第22B図にその各部の波形のタイミング・チャート
を示している。

Ｆビット受信回路410では、第22B図（ｂ）の被デマッ
プ信号90から、Ｆビット信号を検出し、どのフレーム番
号（フレーム０〜９）のＦビットであるかを示すバス信
号526を出力し、フレーム同期がとれた状態にあるか否
かを示す信号501を出力している。ここで、Ｆビットを
検出するために、基本クロック121と、バス信号286に含
まれる信号287,288が用いられ、信号287は第22B図
（ｃ）に示すように各フレームの第１ビットの位置のタ
イミングで印加されている。信号288はバス信号526を出
力するタイミングを示すために、各フレームごとに印加
されている。

RD受信回路560では、第22B図（ｂ）の被デマップ信号
90を（ｄ）の信号290でサンプリングし、（ｅ）に示す
信号262のタイミングで（ｆ）に示す信号275の期間に、
サンプルされた（ｇ）の受信データRDを端末側へ出力し
ている。この（ｇ）の受信データRDは、端末機器の動作
に適した、たとえば19.2kbpsの速度となっている。

CS受信回路580では、第22B図（ｂ）の被デマップ信号
90を（ｌ）の信号294でサンプルして、（ｍ）の送信可
信号CS1を取り出している。ここで信号367および551が
ともに“1"であるときにのみ送信可信号CS1が送出され
る。

CI受信回路595では、第22B図（ｂ）の被デマップ信号
90を（ｑ）の信号297でサンプルして、（ｒ）の被呼表
示信号CIを取り出し送出している。

SYビット受信回路530では、第22B図（ｂ）の被デマッ
プ信号90を（ｈ）の信号289でサンプルして、そのサン
プル結果を信号501が“1"のときにおいてのみ、信号551
として送出する。

CD受信回路570では、第22B図（ｂ）の被デマップ信号
90を（ｉ）の信号293でサンプリングして、その結果を
（ｊ）の信号264のタイミングで（ｋ）に示す受信キャ
リア検出信号CDとして出力している。

DR受信回路590はCI受信回路595と同じ動作をし、信号
297を（ｎ）の信号296に被呼表示信号CIを（ｐ）のデー
タ・セット・レディ信号DRと呼び代えることができる。

第22C図には、第1D図に示したV25bis用終端装置5A−
2,5B−2,5C−2,5Z−２に用いられるデマッピング回路40
0Bの回路構成が示されている。ここで第22A図に示した
ものとの差異は、CS受信回路580Bには送信要求信号RS1
からつくった信号367を必要としていない点であり、そ
の他については、第22A図と第22B図の両者において差異
はない。ここで送信要求信号RS1からつくった信号367を
必要としない理由は、V25bis用終端装置においては、第
2C図において説明したように、端末番号受信回路７側か
ら出される送信可信号CSを、送信要求信号RSの状態の如
何にかかわらず受けることができるようにするためであ
る。

第23A図はＦビット受信回路410の内部構成を示す図で
あり、第23B図はその各部の波形のタイミング・チャー
トを示している。ここで第23B図（ｂ）には、被デマッ
プ信号90のＦビットのみが表示されており、他のデータ
信号や制御信号はすべて“0"として表示されている。

フレームカウンタ420では、基本クロック121と第23B
図（ａ）の信号287とを受けて（ｃ）のバス信号440を出
力している。この（ｃ）のバス信号440はフレームの番
号０〜９を示しており、このフレーム番号が０のときに
（ａ）の信号287のタイミングで（ｄ）の信号441を出力
している。（ｇ）の信号501が“0"の場合に（ｆ）に示
す信号471を受けたときには、フレーム・カウントの出
力であるバス信号440をカウント・アップすることがで
きず、（ｅ）の信号470を受けると、カウント・アップ
することが可能となり、（ａ）の信号287が印加される
ごとに、（ｃ）のバス信号440の内容を０からカウント
・アップして９にし、再び０に戻す。ここで（ｆ）の信
号471が印加されるとカウント・アップはされず、
（ｅ）の信号470が印加されたときにカウント・アップ
することが可能となる。

（ｇ）の信号501が“1"の場合には、（ｅ）の信号470
および（ｆ）の信号471の印加されるか否かにかかわら
ず、（ａ）の信号287をフレーム・カウンタ420はカウン
ト・アップして、（ｃ）のバス信号440の内容を０〜９
へ、さらに０に戻し再び９へとカウントする動作を続け
る。

比較回路450では、（ｇ）の信号501が“0"の場合に、
（ｂ）のＦビットのみを表わす被デマップ信号90を、
（ｄ）の信号441のタイミングで比較回路450内のフリッ
プフロップの回路状態と比較し、一致が得られれば、Ｆ
ビットを検出したことになるから（ｅ）の信号470を出
力し内部のフリップフロップの状態を反転し、不一致で
あれば、Ｆビットを検出していないことになるために、
（ｆ）の信号471を出力し、内部のフリップフロップの
状態は反転されない。

（ｇ）の信号501が“1"の場合には、（ｂ）のＦビッ
トのみを表わす被デマップ信号90と内部のフリップフロ
ップの状態との一致または不一致にかかわらず、（ｄ）
の信号441が印加されるごとに、フリップフロップの状
態は反転する。

保護回路480では、基本クロック121を印加されてお
り、（ｆ）の不一致を表わす信号471が２回繰り返して
印加されると、同期がはずれたものとして（ｇ）の信号
501を“0"とし、一致を表わす（ｅ）の信号470が４回繰
り返して印加されると、フレーム同期がなされたものと
して（ｇ）の信号501は“1"になる。このようにするこ
とによって、たとえ雑音を受けたとしても、ただちに同
期状態を表わす信号501が変化しないようにすることに
より、保護をしている。

バス信号440を受けたラッチ回路520は、信号288のタ
イミングでラッチした（ｃ）のバス信号440の内容（フ
レーム番号）をバス信号526として送出する。

第24A図には、フレーム・カウンタ420の具体的な回路例
が示されており、第24B図にはその回路の各部の波形の
タイミング・チャートが示されている。

Ｄフリップフロップ421のクロック端子には第24B図
（ａ）の基本クロック121がインバータ430を介して印加
され、そのデータ端子Ｄには、（ｂ）の信号287が印加
されて、その出力Ｑには（ｃ）の信号442が得られる。

一方Ｄフリップフロップ422のクロック端子には、
（ｈ）の一致を表わす信号470がインバータ431を介して
印加され、そのデータ端子Ｄは＋5Vに接続されて“1"と
なっており、そのリセット端子には、不一致を表わす信
号471が印加されている。（ｈ）の一致を表わす信号470
が印加されると、Ｄフリップフロップ422の出力Ｑの
（ｄ）の信号445は“1"となり、この状態は不一致を表
わす信号471が印加されるまで続く。（ｄ）の信号445と
信号501と（ｇ）の信号444とが２つのオア・ゲート428,
429でオアされて、その出力は10進のカウンタ424のイネ
ーブル端子に印加される。このイネーブル端子が“1"で
あるときに（ｃ）の信号442が10進のカウンタ424に印加
されるごとにカウント・アップする。

このカウンタ424の出力Q0,Q1,Q2,Q3はオア・ゲート42
5とノア・ゲート426を介して、第24B図（ｉ）の信号441
が得られる。この信号441は、（ｅ）のバス信号の内容
であるフレーム番号が０で、かつ（ｂ）のフレームの先
頭を表わす信号287が印加されたときに“1"を示し、Ｆ
ビット信号の存在を表わしている。

Ｄフリップフロップ423のクロック端子には、第24B図
（ａ）の基本クロック121が印加され、そのデータ端子
Ｄには、オア・ゲート425の出力が印加されており、
（ｅ）のバス信号440の地が１〜９のときに“1"を示す
（ｇ）の信号444が出力される。

オア・ゲート429の出力を印加されたカウンタ424のイ
ネーブル端子ENBが“1"になるのは、フレーム同期の確
立を表わす信号501が“1"であるとき、（ｈ）の一致を
表わす信号470が印加されたとき、および、カウンタ424
の出力である（ｅ）のバス信号440の値が１〜９のと
き、すなわち（ｇ）の信号444が“1"のときである。

このようにして、イネーブル端子ENBが“1"のとき
に、カウンタ424はカウント・アップし、（ｅ）のバス
信号440の内容が９になると、カウンタ424の各出力Q_A,Q
_Dおよびインバータ432,433を介して出力Q_B,Q_Cを印加さ
れたナンド・ゲート427は、（ｆ）の信号443を“1"から
“0"にしてロード端子LDに印加して０をロードし、再び
カウント・アップがなされる。

第25A図は、比較回路450の具体的回路の一例を示し、
第25B図は、その回路各部の波形のタイミング・チャー
トを示している。ここで第25B図（ｃ）には、被デマッ
プ信号90のＦビットのみが表示されており、他のデータ
信号や制御信号はすべて“0"として表示されている。

Ｄフリップフロップ453のデータ端子は、そのノット
Ｑ出力に接続されているから、クロック端子に印加され
る第25B図（ｊ）の信号475が印加されるごとに、その出
力Ｑの（ｄ）の信号472は反転する。このＤフリップフ
ロップ453の出力Ｑの（ｄ）の信号472と、（ｃ）のＦビ
ットのみを表わした被デマップ信号90とは、エクスクル
ーシブ・オア・ゲート458で排地的にオアされ、その出
力は、インバータ460を介してナンド・ゲート454に、お
よび直接にナンド・ゲート455に印加される。これらの
ナンド・ゲート454および455には、（ｂ）の信号441が
印加されており、各ナンド・ゲート454と455の出力であ
る。（ｅ）の信号473と（ｆ）の信号474とは、それぞ
れ、Ｄフリップフロップ451,452のデータ端子Ｄに印加
されている。

これらのＤフリップフロップ451および452のクロック
端子には、ともにインバータ459を介して（ａ）の基本
クロック121が印加されており、Ｄフリップフロップ451
の出力Ｑには（ｈ）の信号470が、452の出力Ｑには
（ｉ）の信号471が出力される。ここで（ｈ）の信号470
は、（ｃ）の被デマップ信号90と（ｄ）の信号472が一
致したときに出力（“0"）され、不一致のときには
（ｉ）の信号471が出力（“0"）される。

Ｄフリップフロップ452のノットＱ出力と（ｇ）の信
号501はアンド・ゲート456でアンドされて、その出力は
ノア・ゲート457に印加され、Ｄフリップフロップ451の
ノットＱ出力とノアをとって、（ｊ）の信号475を得
て、これがＤフリップロップ453のクロック端子に印加
されている。（ｇ）の信号501はフレーム同期が確立し
ているときに“1"を示す信号であり、“0"を示しかつ47
1が“0"のときには、Ｄフリップフロップ453の反転をせ
しめない。信号501が“1"で信号471が“0"のとき（不一
致のとき）には、Ｄフリップフロップ453の反転をせし
める。信号501の値のいかんにかかわらず信号470が“0"
のとき（一致のとき）には、Ｄフリップフロップ453を
反転する。

第26A図には、保護回路480の具体的な回路の一実施例
が示されており、第26B図にはその各部における波形の
タイミング・チャートが示されている。

Ｄフリップフロップ482のノットＱ出力はそのデータ
端子Ｄに接続され、そのクロック端子には、第26B図
（ａ）の一致を表わす信号470が印加され、そのＱ出力
には（ｂ）の信号502が得られる。

この（ｂ）の信号502と（ａ）の信号470とはオア・ゲ
ート488に印加されて、オアされ、（ｃ）の信号503が得
られ、これがアップ・ダウン・カウンタ481のアップ・
カウント端子UCに印加される。このアップ・ダウン・カ
ウンタ481の端子Ａは“1"（＋5V）に、端子B,C,Dは“0"
に設定され、ロード端子LDに“0"が印加されると、出力
端子Q0は“1"に、Q1,Q2,Q3は“0"にセットされる。アッ
プ・ダウン・カウンタ481のダウン・カウント端子DCに
は、（ｄ）の信号471が印加されている。

（ｅ）の出力端子Q0が“1"で、Q1〜Q3がすべて“0"の
ときに（ｃ）の信号503がアップ・カウント端子UCに印
加されると、（ｅ）の出力端子Q0〜Q3のカウント値は２
になり、そのために出力端子Q1は“1"となる。つぎに
（ｃ）の信号503が“1"から“0"になるときに、インバ
ータ491を介して信号503が印加されたナンド・ゲート48
9の出力は、（ｆ）の信号504のように“1"から“0"にな
る。この（ｆ）の信号504をデータ端子Ｄに受けたＤフ
リップフロップ483では、（ｇ）の基本クロック121をク
ロック端子に受けて、（ｈ）に示す信号505を“1"から
“0"にする。この（ｈ）の信号505をプリセット端子PR
に受けたＤフリップフロップ485は、出力Ｑを（ｉ）の
信号501に示すように、“0"から“1"にする。

フリップフロップ483のノットＱ出力は、Ｄフリップ
フロップ486のデータ端子に印加され、そのクロック端
子には基本クロック121がインバータ492を介して印加さ
れ、その出力Ｑには（ｊ）の信号506の最初の“0"を示
す信号とは逆極性の信号が得られ、これが、ノア・ゲー
ト490を介して（ｊ）の信号506となる。

この（ｊ）の信号506はアップ・ダウン・カウンタ481
のロード端子LDに印加され、その端子Ａ〜Ｄの値すなわ
ち１をロードするために、（ｅ）の出力Q0〜Q3の値は再
び１になる。

アップ・ダウン・カウンタ481のダウン・カウント端
子DCに（ｄ）の不一致をあわらす信号471が印加される
と、（ｅ）の出力Q0〜Q3は０を示し、（ｄ）の信号471
の２つ目の“0"を示す信号が印加されると、アップ・ダ
ウン・カウンタ481のカウント値は負になってしまうた
めに、ボロー端子BRWから“0"を示す（ｋ）の信号509を
出力する。

この信号509はフリッピフロップ484のデータ端子に印
加され、そのクロック端子には、（ｇ）の基本クロック
121が印加されて、そのノットＱ出力には（ｌ）の信号5
07が得られる。

この（ｌ）の信号507は、Ｄフリップフロップ485のク
ロック端子に印加されて、その出力Ｑの（ｉ）に示す信
号501は“1"から“0"になる。（ｌ）の信号507はＤフリ
ップフロップ487のデータ端子Ｄにも印加され、その出
力Ｑは（ｍ）の信号508に示すようになる。この（ｍ）
の信号508はノア・ゲート490に印加され、（ｊ）の信号
506の２つ目の“0"を示す信号を得て、この信号506がア
ップ・ダウン・カウンタ481のロード端子LDに印加され
て、端子Ａ〜Ｄに設定された値１をロードするために、
（ｅ）の出力Q0〜Q3の値は再度１を示す。

このようにして、（ａ）の信号470によりアップ・カ
ウントをし、（ｄ）の信号471によりダウン・カウント
をする動作が続けられ、（ａ）の一致を示す信号470が
４回連続して印加されると、（ｉ）の信号501は“0"か
ら“1"になり、そこで（ｄ）の不一致を示す信号471が
連続して２回印加されると、（ｉ）の信号501は“1"か
ら“0"になる。

第27図はラッチ回路520の具体的な回路の一例を示し
ている。ここで、ラッチ521には、データ端子D0〜D3に
フレーム番号を表わすバス信号440を受けて、信号288
（第８図（ｃ）参照）の印加されるごとに、出力Q0〜Q3
をバス信号526（第8B図（ｄ）参照）として出力する。

第28A図はSYビット受信回路530の具体的な回路の一実
施例を示しており、その各部の波形のタイミング・チャ
ートが第28B図に示されている。ここで第28B図（ｂ）の
被デマップ信号90は、SYビットのみを表わし、他のデー
タ信号や制御信号は“0"として示した。

Ｄプリップフロップ531,532,533のリセット端子Ｒに
は、信号501が２つのインバータ542,543を介して印加さ
れ、信号501が“1"のときに、Ｄフリップフロップ531の
データ端子Ｄには、第28B図（ｂ）の被デマップ信号90
が印加され、そのクロック端子には、（ａ）の信号289
が印加され、その出力Ｑには（ｃ）の信号552が得られ
る。この信号552は、Ｄフリップフロップ532のデータ端
子Ｄに印加され、その出力端子Ｑには、（ｄ）の信号55
3が得られる。この信号553は、Ｄフリップフロップ533
のデータ端子に印加され、その出力Ｑには、（ｅ）の信
号554が得られる。

Ｄフリップフロップ531,532,533の各ノットＱ出力
は、ノア・ゲート537に印加され、その出力はＤフリッ
プフロップ534のデータ端子に印加されている。このＤ
フリップフロップ534のクロック端子には、（ａ）の信
号289が、インバータ541を介して印加され、その出力Ｑ
には（ｆ）に示す信号555が得られる。

Ｄフリップフロップ531,532,533の各Ｑ出力は、ノア
・ゲート538に印加され、その出力はＤフリップフロッ
プ536のデータ端子に印加されている。このＤフリップ
フロップ536のクロック端子には、（ａ）の信号289が、
インバータ541を介して印加され、その出力Ｑには
（ｈ）に示す信号556が得られる。

Ｄフリップフロップ535のデータ端子Ｄは“1"（＋5
V）になっており、そのリセット端子Ｒには、（ｈ）の
信号556とインバータ542を介した信号501とがノア・ゲ
ート539を介して印加されている。また、フリップフロ
ップ535のクロック端子には、（ｆ）の信号555が印加さ
れて、信号501が“1"で信号556が“0"であるときにはそ
のリセット端子Ｒは“1"であるために、（ｆ）の信号55
5が印加されると、その出力Ｑは（ｇ）の信号551に示す
ように、“1"になり、その後、（ｃ），（ｄ），（ｅ）
の信号552,553,554がすべて“0"になったとき、フリッ
プフロップ536のデータ端子Ｄは“1"になるから、その
ときクロック端子にインバータ541を介して印加された
（ａ）の信号289によって、（ｈ）の信号556は“0"から
“1"となり、この信号556はノア・ゲート539を介してＤ
フリップフロップ535のリセット端子Ｒを“0"とするた
めにリセットされて、Ｄフリップフロップ535の出力Ｑ
は、（ｇ）の信号551に示すように“1"から“0"にな
る。

同期状態を表わす信号501が“0"の場合には、Ｄフリ
ップフロップ535のリセット端子Ｒが“0"となるために
リセットされて、信号551は、つねに“0"になる。

この第28A図に示したSYビット受信回路530では、第28
B図（ａ）のSYビットをサンプルするための信号289で
（ｂ）のSYビットのみを表わした被デマップ信号90サン
プルし、３回連続してSYビットの“1"をサンプルするこ
とができたときには、通信の相手装置側の終端装置が、
Ｆビットに対して同期状態になったものと判断して、
（ｇ）の信号551を“0"から“1"にする。逆に、３回連
続して（ｂ）のSYビットのみを表わした被デマップ信号
90の“0"を（ａ）の信号289でサンプルしたときには、
相手装置側の終端装置がＦビットに対して同期状態では
なくなったものと判断して、（ｇ）の信号551を“1"か
ら“0"にする。

第29A図には、RD受信回路560の具体的な回路の一例が
示されており、その各部の波形のタイミング・チャート
が第29B図に示されている。ここで第29B図（ｂ）の被デ
マップ信号90は、データ信号のみを表わし、他の制御信
号はすべて“0"として示している。

24ビットのシリアル入力データをパラレル・データに
変換するS/Pレジスタ561では、第29B図（ｂ）のデータ
のみを表わしている被デマップ信号90をデータ入力端子
DIに受けて、クロック端子に印加された（ａ）の信号29
0でサンプルし、ロードして24ビットのデータとして並
列出力する。この並列出力された24ビットのデータは、
パラレル・データをシリアルデータに変換するP/Sレジ
スタ562に印加される。

P/Sレジスタ562では、このパラレルデータを（ｃ）の
信号262の“1"でロードし、“0"の間（ｄ）のクロック2
75で（ｅ）の受信データRDを順次出力していく。

第30A図は、CD受信回路570の具体的な回路の一例を示
し、第30B図にその各部の波形のタイミング・チャート
を示している。ここで第30B図（ｂ）の被デマップ信号9
0は受信キャリア検出信号CDのみを表わし、他の制御信
号およびデータ信号はすべて“0"として示した。

Ｄフリップフロップ571のデータ端子Ｄには、第30B図
（ｂ）の被デマップ信号90が印加され、そのクロック端
子には（ａ）の信号293が印加されて、その出力はＤフ
リップフロップ572のデータ端子に印加される。その後
（ｃ）の信号264がＤフリップフロップ572のクロック端
子に印加されると、それまで“0"であった（ｄ）に示す
出力Ｑの信号576は“1"となる。（ｂ）の受信キャリア
検出信号CDのみを表わしている被デマップ信号90が“0"
であれば、つぎに（ｃ）の信号264が印加されると、
（ｄ）の受信キャリア検出信号CDである信号576は“0"
を示す。第30B図中の矢印は（ｂ）の被デマップ信号90
が、（ｄ）の矢印で示した信号576によって出力される
ことを表わしている。

第31A図はCS受信回路580の具体的な回路の一例を示し
ている。Ｄフリップフロップ581のデータ端子Ｄに、第2
2B図（ｂ）の被デマップ90が印加され、そのクロック端
子に1.25msの周期を有する（ｌ）の信号294が印加され
ると、その出力Ｑが得られ、この出力Ｑはアンド・ゲー
ト582に印加される。このアンド・ゲート582には、信号
367（第20B図（ｄ）参照）および551（第28B図（ｇ）参
照）が印加されて、その出力には第22B図（ｍ）の送信
可信号CS1が得られる。これを調歩同期回路600を介して
受けた端末機では送信を開始する。

第31B図には、第1D図に示したV25bis用終端装置5A−
2,5B−2,5C−2,5Z−２に用いられるCS受信回路580Bの回
路構成が示されている。ここで第31A図に示したものと
の差異はアンド・ゲート582において、送信要求信号RS1
からつくった信号367を必要としてはいない点であり、
その他については、第31A図と第31B図との両者において
差異はない。この信号367を必要としない理由について
は、第22C図において述べた通りである。

第32図はDR受信回路590の具体的な回路の一例を示し
ている。Ｄフリップフロップ591のデータ端子Ｄには、
第22B図（ｂ）の被デマップ信号90が印加され、そのク
ロック端子には、（ｎ）の信号296が印加されて、
（ｐ）のデータ・セット・レディ信号DRを出力する。

CI受信回路595の具体的な回路は、第32図に示した回
路と同じであり、信号296に代えて、第22B図（ｇ）の信
号297が印加され、（ｒ）に示す被呼表示信号CI（その
値は“0"で表示してある）がデータ・セット・レディ信
号DRに代えて出力されている。

このようにして、デマッピング回路400から各種の信
号RD,CS,CD,DR,CIがパラレルに端末装置に対して送出さ
れる。

［発明の効果］以上の説明から明らかなように、本発明によるなら
ば、種々の速度で伝送可能な１つのPCM伝送路の終端装
置として本発明の装置を用いることにより、伝送速度が
変更されても、何等の操作も必要とせず、PCM伝送路の
タイミングに合わせて伝送し、速度変換をして端末機の
要求する速度に調歩同調して送受することが可能となっ
た。

さらにV25bis勧告に適合せしめて、データの一種とし
てダイヤル番号を送受することができるようになった。
したがって、本発明の効果は極めて大きい。

【図面の簡単な説明】

第1A図は、本発明の動作概念を説明するための概念構成
図、第1B図は、第1A図各部の波形を示すタイミング・チャー
ト、第1C図は調歩同期原理の概念を示したタイミング・チャ
ート、第1D図はダイヤル番号のデータの一種として扱いV25bis
勧告に適合した本発明の一実施例を示す構成図、第1E図は第1D図に示した終端装置と端末装置又は端末番
号受信回路との接続関係の一実施例を示したシステム構
成図、第1F図および第1G図は第1E図の各部の波形を示すタイミ
ング・チャート、第2A図は、本発明の終端装置の一実施例を表わす構成
図、第2B図は、第2A図各部の波形のタイミング・チャート、第2C図はV25bis勧告に適合した本発明の終端装置の一実
施例を表わす構成図、第3A図は第2C図において示された調歩同期回路600の一
実施例を示す回路構成図、第3B図は第3A図において示された調歩同期検出回路601
の一実施例を示す回路構成図、第3C図は第3B図の回路構成の各部における波形を示した
タイミング・チャート、第3D図は第3B図のスタート・ビット検出回路610の一実
施例を示す回路図、第3E図は第3D図の回路各部の波形を示すタイミング・チ
ャート、第3F図は第3B図の受信クロック作成回路620の一実施例
を示す回路図、第3G図は第3F図の回路各部の波形を示すタイミング・チ
ャート、第3H図は第3B図のストップ・ビット検出回路660の一実
施例を示す回路図、第3I図は第3H図の回路各部の波形を示すタイミング・チ
ャート、第4A図は第3A図の周波数誤差吸収バッファ701の一実施
例を示す回路構成図、第4B図は第4A図の回路構成の各部の波形を示すタイミン
グ・チャート、第4C図は第4A図のFIFOメモリ群720の一実施例を示す回
路構成図、第4D図は第4C図の６段FIFOメモリ群730の一実施例を示
す回路構成図、第4E図は第4C図のメモリ制御回路801の一実施例を示す
回路図、第4F図は第4E図の回路の各部の波形を示すタイミング・
チャート、第4G図は第4D図のレジスタ群740の一実施例を示す回路
図、第4H図は第4A図の第1FIFO制御回路760の一実施例を示す
回路図、第4I図および第4J図は第4H図の回路各部の波形を示すタ
イミング・チャート、第4K図は第4A図の第2FIFO制御回路850の一実施例を示す
回路図、第4L図は第4K図の回路各部の波形を示すタイミング・チ
ャート、第５図は、タイミング発生回路200の一実施例を示す回
路構成図、第6A図および第6B図は、第５図のタイミング発生回路20
0に含まれるレジスタ用タイミング回路210の一実施例を
示す回路構成図と、その各部の波形を示すタイミング・
チャート、第7A図および第7B図は、第５図のタイミング発生回路20
0に含まれるクロック・タイミング回路240の一実施例を
示す回路構成図と、その各部の波形を示すタイミング・
チャート、第8A図および第8B図は、第５図のタイミング発生回路20
0に含まれる受信用タイミング回路280の一実施例を示す
回路構成図と、その各部の波形を示すタイミング・チャ
ート、第９図は、第2A図の送信レジスタ60の一実施例を示す回
路構成図、第10図は、第2A図の受信レジスタ80の一実施例を示す回
路構成図、第11図は、第2A図のPLL回路100の一実施例を示す回路構
成図とその状態図、第12A図および第12B図は、第11図のPLL回路100に含まれ
る分周回路110の一実施例を示す回路構成図とその各部
の波形を示すタイミング・チャート、第13A図および第13B図は、第11図のPLL回路100に含まれ
る位相比較回路130の一実施例を示す回路構成図と各部
の波形を示すタイミング・チャート、第14A図および第14B図は、第11図のPLL回路100に含まれ
る分周比制御回路150の一実施例を示す回路構成図と各
部の波形を示すタイミング・チャート、第15A図および第15B図は、第2A図のマッピング回路300
の一実施例を示す回路構成図と各部の波形を示すタイミ
ング・チャート、第15C図は第2C図のマッピング回路300の一実施例を示す
回路構成図、第16A図および第16B図は、第15A図のＦビット送出回路3
10の一実施例を示す回路構成図と各部の波形を示すタイ
ミング・チャート、第17A図および第17B図は、第15A図のSD送出回路320の一
実施例を示す回路構成図と各部の波形を示すタイミング
・チャート、第18A図および第18B図は、第15A図のCS′送出回路330の
一実施例を示す回路構成図と各部の波形を示すタイミン
グ・チャート、第19A図および第19B図は、第15A図のSYビット送出回路3
50の一実施例を示す回路構成図と各部の波形を示すタイ
ミング・チャート、第20A図および第20B図は、第15A図のRS送出回路360の一
実施例を示す回路構成図と各部の波形を示すタイミング
・チャート、第20C図は第15C図のRS送出回路360の一実施例を示す回
路構成図、第21A図および第21B図は、第15A図の集線回路380の一実
施例を示す回路構成図と各部の波形を示すタイミング・
チャート、第22A図および第22B図は、第2A図のデマッピング回路40
0の一実施例を示す回路構成図と各部の波形を示すタイ
ミング・チャート、第22C図は第2C図のデマッピング回路400Bの一実施例を
示す回路構成図、第23A図および第23B図は、第22A図のＦビット受信回路4
10の一実施例を示す構成図と各部の波形を示すタイミン
グ・チャート、第24A図はおよび第24B図は、第23A図のフレーム・カウ
ンタ420の一実施例を示す回路構成図と各部の波形を示
すタイミング・チャート、第25A図および第25B図は、第23A図の比較回路450の一実
施例を示す回路構成図と各部の波形を示すタイミング・
チャート、第26A図および第26B図は、第23A図の保護回路480の一実
施例を示す回路構成図と各部の波形を示すタイミング・
チャート、第27図は、第23A図のラッチ回路520の一実施例を示す回
路構成図、第28A図および第28B図は、第22A図のSYビット受信回路5
30の一実施例を示す回路構成図と各部の波形を示すタイ
ミング・チャート、第29A図および第29B図は、第22A図
のRD受信回路560の一実施例を示す回路構成図と各部の
波形を示すタイミング・チャート、第30A図および第30B図は、第22A図のCD受信回路570の一
実施例を示す回路構成図と各部の波形を示すタイミング
・チャート、第31A図は、第22A図のCS受信回路580の一実施例を示す
回路図、第31B図は第22C図のCS受信回路580Bの一実施例を示す回
路図、第32図は、第22A図のDR受信回路590の一実施例を示す回
路構成図、第33図および第34図は、従来の制御信号とデータを収容
するマッピングのタイムスロットを示すタイミング・チ
ャート、第35図，第36図および第37A図は、従来の伝送系の概念
構成図、第37B図は第37A図の構成の各部の波形を示すタイミング
・チャート、第38図は、第36図および第37図の動作を説明するための
タイミング・チャート、第39図は第36図および第37図において用いる信号遅延を
行うための回路構成図である。４……ハイウェイ・スイッチ 5A,5B,5A−2,5B−2,5C−2,5Z−２……終端装置 8,8B……PCM交換スイッチ９……PCMタイミング回路 10……短絡線 60,……送信レジスタ 61,81……９ビットS/Sレジスタ 62,64,83,85,112,214〜217,249,250,312,323,332,351,3
64,456,582,626,663,704,706,768〜770,860〜861……ア
ンド・ゲート 63,84,363,381,425,428,429,488,707……オア・ゲート 80……受信レジスタ 82,116,117,137,138,157,218〜220,251〜253,283,313,4
30〜433,459,460,491,492,541〜543,627〜631,664〜66
5,708,771〜776,811〜813,865〜867……インバータ 90……被デマップ信号 100……PLL回路、101……発振器 105,127,274,275……クロック 110……分周回路 111,661……16進カウンタ 113,114,131〜133,151〜155,212〜213,311,331,361,36
2,421,423,451,453,482〜487,531〜536,571,572,581,59
1,602,611,612,621〜623,662,703,763〜767,806〜809,8
51〜858……Ｄフリップフロップ 115……96進カウンタ 121……基本クロック 126,128,129,141〜147,161〜165,231〜235,258,260〜26
7,270〜273,278,279,287〜290,293,294,296〜298,316,3
17,326,336,346,356,366〜368,376,441〜445,470〜475,
501〜509,551〜556,576,606,615,616,651〜655,671,67
2,723,724,727,781〜787,821〜837,871〜879……信号 130……位相比較回路 134,156,427,454,455,489,863,864……ナンド・ゲート 135,136,426,457,490,537〜539,625……ノア・ゲート 150……分周比制御回路 200……タイミング発生回路 210……レジスタ用タイミング回路 211……24進カウンタ 240……クロック・タイミング回路 241……８段S/Pレジスタ 242……24進フレーム・カウンタ 243……10進マルチ・フレーム・カウンタ 244,246,247,281……デコーダ 245……フリップフロップ群 248……10進カウンタ 259,276,277,286,440,526,607,722,726,732〜737,751〜
756……バス信号 280……受信用タイミング回路 282……フリップフロップ群 300……マッピング回路 310……Ｆビット送出回路 320……SD送出回路 321,561,603……S/Pレジスタ 322,562,702……P/Sレジスタ 330……CS′送出回路 340……CI′送出回路 350……SYビット 360……RS送出回路、370……ER送出回路 380……集線回路、386……マップ信号 400,400B……デマッピング回路 410……Ｆビット受信回路 420……フレーム・カウンタ 424……カウンタ 450……比較回路 458……エクスクルーシブ・オア・ゲート 480……保護回路 481……アップ・ダウン・カウンタ 520……ラッチ回路、521……ラッチ 530……SYビット受信回路 560……RD受信回路、570……CD受信回路 580……CS受信回路、590……DR受信回路 595……CI受信回路、600……調歩同期回路 601……調歩同期検出回路 610……スタート・ビット検出回路 620……受信クロック作成回路 624……20進カウンタ 660……ストップ・ビット検出回路 701……周波数誤差吸収バッファ 720……FIFOメモリ群 721……２段FIFOメモリ制御回路 725……マルチプレクサ 730……６段FIFOメモリ 731,804……デマルチプレクサ 740……レジスタ群 741〜746……11ビット・レジスタ 760……第1FIFO制御回路 761……20進カウンタ 762……10進カウンタ 801……メモリ制御回路 802,803……６進カウンタ 805……コンパレータ 850……第2FIFO制御回路 CD……受信キャリア検出信号 CI,CI′……被呼表示信号 CS,CS′,CS1……送信可信号 DIN……データ入力、DOUT……データ出力 DR……データ・セット・レディ信号 ER……データ端末レディ信号 L₁,L₂……送受信線 RCLK……受信クロック RD……受信データ REG_a,REG_b……24段シフトレジスタ RS,RS1……送信要求信号 RSYN……受信同期信号 RT……クロック SD,SD1……送信データ ST2……クロック XCLK……送信クロック XSYN……送信同期信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭49−128607（ＪＰ，Ａ) 特開昭57−168550（ＪＰ，Ａ) 特開昭59−225619（ＪＰ，Ａ) 実公昭54−10821（ＪＰ，Ｙ２)

Claims

【特許請求の範囲】

【請求項１】マルチフレーム構成でデータおよび制御信
号を収容して、PCM同期信号（RSYN,XSYN）とPCMクロッ
ク信号（RCLK,XCLK）とを用いて、各種の伝送速度で伝
送可能なPCM伝送路に調歩同期式のデータ端末装置を接
続するための終端装置（５）において、前記終端装置（５）が、前記データ端末装置から受けた送信要求信号（RS）と送
信データ（SD）を、基本クロック（121）に同期した前
記送信データ（SD）の速度よりも速い速度のサンプリン
グ・クロック（127）で前記送信要求信号（RS）および
前記送信データ（SD）をサンプルし、サンプルされた送
信要求信号（RS1）とサンプルされた送信データ（SD1）
とを出力し、前記サンプルされた送信データ（SD1）の
うちの未送信データの量に応じて、送信可信号（CS）を
前記データ端末装置に伝送するための調歩同期手段（60
0）と、前記サンプルされた送信要求信号（RS1）と前記サンプ
ルされた送信データ（SD1）および制御信号（CS′ER,C
I′）を所定の手順でマッピングしてマルチフレームを
構成してマップ信号（386）を出力するためのマッピン
グ手段（300）と、前記マッピング手段（300）からの前記マップ信号（38
6）を一時的に記憶し、前記PCM伝送路の前記PCM同期信
号（XSYN）と前記PCMクロック信号（XCLK）とのタイミ
ングで前記PCM伝送路の伝送速度で前記PCM伝送路に送出
するための送信レジスタ手段（60）と、前記PCM伝送路からマルチフレーム構成で前記PCM伝送路
の伝送速度で送られてきたデータおよび制御信号（DI
N）を受信して一時的に記憶し、前記PCM同期信号（RSY
N）に同期した所定のタイミングで被デマップ信号（9
0）を送出するための受信レジスタ手段（80）と、前記被デマップ信号（90）を受けてデマッピングしてデ
ータ（RD）および制御信号（CD,DR,CI）を所定のタイミ
ングで前記データ端末装置に送るためのデマッピング手
段（400）と、前記PCM同期信号（XSYN）に同期した前記基本クロック
を発生するためのフェーズ・ロック・ループを有するPL
L手段（100）と、前記PLL手段（100）で発生した前記基本クロック（12
1）と、前記PCM同期信号（XSYN）と前記PCMクロック信
号（XCLK）とから、前記調歩同期手段（600）と前記送
信レジスタ手段（60）と前記受信レジスタ手段（80）と
前記マッピング手段（300）と前記デマッピング手段（4
00）に対して所要のタイミング信号を送出するためのタ
イミング発生手段（200）とを含むことを特徴とする終端装置。
【請求項２】前記送信レジスタ手段（60）が、データを
入力されて、データを出力するレジスタ（61）を含むも
のである特許請求の範囲第１項記載の終端装置。
【請求項３】前記受信レジスタ手段（80）が、データを
入力されて、データを出力するレジスタ（81）を含むも
のである特許請求の範囲第１項記載の終端装置。
【請求項４】前記PLL手段（100）が、前記基本クロック（121）より高いくり返し周波数を有
するPLLクロック（105）を発生するための発振手段（10
1）と、前記PLLクロック（105）を位相制御信号（161〜163）に
よって指示された分周比で分周して前記基本クロック
（121）を得るための分周手段（110）と、前記分周手段（110）における分周動作の位相（126）と
前記PCM同期信号（XSYN）の位相とを比較して比較結果
（141,142）を出力するための位相比較手段（130）と、前記位相比較手段（130）からの比較結果（141,142）を
受けて、前記位相制御信号（161〜163）を出力するため
の分周比制御手段（150）とを含むものである特許請求の範囲第１項記載の終端装
置。
【請求項５】前記マッピング手段（300）が、すくなく
ともフレームをあらわすビット（316）を送出するため
のＦビット送出手段（310）と、前記サンプルされた送信データ（326）を送出するため
のSD送出手段（320）と、前記サンプルされた送信要求信号（366）を送出するた
めのRS送出手段（360）と、を含むものである特許請求の範囲第１項記載の終端装
置。
【請求項６】前記デマッピング手段（400）が、すくな
くとも前記被デマップ信号（90）中のフレームをあらわ
すＦビット（526）を受信するためのＦビット受信手段
（410）と、前記被デマップ信号中（90）のデータ（RD）を受信する
ためのRD受信手段（560）と、前記被デマップ信号（90）中の受信キャリア検出信号
（CD）を受信するためのCD受信手段（570）と、を含むものである特許請求の範囲第１項記載の終端装
置。
【請求項７】前記マッピング手段（300）が、フレームをあらわすＦビット（316）を送出するための
Ｆビット送出手段（310）と、前記サンプルされた送信データ（326）を送出するため
のSD送出手段（320）と、前記データ端末装置から送られてくる送信可信号（C
S′）を送出するためのCS′送出手段（330）と、前記データ端末装置から送られてくる被呼表示信号（C
I′）を送出するためのCI′送出手段（340）と、同期が確立したことをあらわすSYビット（356）を送出
するためのSYビット送出手段（350）と、前記サンプルされた送信要求信号（366）を送出するた
めのRS送出手段（360）と、前記データ端末装置から送られてくるデータ端末レディ
信号（376）を送出するためのER送出手段（370）と、前記Ｆビット送出手段の出力（316）と、前記SD送出手段の出力（326）と、前記CS′送出手段の
出力（336）と、前記CI′送出手段の出力（346）と、前
記SYビット送出手段の出力（356）と、前記RS送出手段
の出力（366）と、前記ER送出手段の出力（376）とを集
線して、前記マップ信号（386）を送出するための集線
手段（380）とを含むものである特許請求の範囲第１項記載の終端装
置。
【請求項８】前記デマッピング手段（400）が、前記被デマップ信号（90）中のフレームをあらわすＦビ
ット（526）を受信するためのＦビット受信手段（410）
と、前記被デマップ信号（90）中のデータ（RD）を受信する
ためのRD受信手段（560）と、前記被デマップ信号（90）中の送信可信号（CS1）を受
信するためのCS受信手段（580）と、前記被デマップ信号（90）中の被呼表示信号（CI）を受
信するためのCI受信手段（595）と、前記被デマップ信号（90）中の同期が確立したことをあ
らわすSYビット（551）を受信するためのSYビット受信
手段（530）と、前記被デマップ信号（90）中の受信キャリア検出信号
（CD）を受信するためのCD受信手段（570）と、前記被デマップ信号（90）中のデータ・セット・レディ
信号（DR）を受信するためのDR受信手段（590）とを含むものである特許請求の範囲第１項記載の終端装
置。
【請求項９】前記タイミング発生手段（200）が、前記基本クロック（121）とフレームをあらわす信号（2
73）とを受けて前記送信レジスタ手段（60）および前記
受信レジスタ手段（80）にタイミング信号（231〜233）
を送出するためのレジスタ用タイミング手段（210）
と、前記基本クロック（121）と、前記PCM同期信号（XSYN）
と、前記PCMクロック信号（XCLK）とを受けて、前記マ
ッピング手段（300）へ印加するためのマッピング用ク
ロック（274）およびマッピング位置を指示するタイミ
ング信号（259）と、前記デマッピング手段（400）へ印
加するためのデマッピング用クロック（275）およびデ
マッピング位置を指示するタイミング信号（262,264）
と、前記マッピング手段（300）におけるフレーム中の
各ビットの位置を示す信号（259）と、前記調歩同期手
段（600）に対するタイミング信号（ST2）とを出力する
ためのクロック・タイミング手段（240）と、前記基本クロック（121）と、前記マッピング手段（30
0）におけるフレーム中の各ビットの位置を示す信号
と、前記被デマップ信号（90）中のフレームの位置を示
す信号とを受けて、前記デマッピング手段（400）にお
けるフレーム中の各ビットの位置を示す信号（286）と
を出力するための受信用タイミング手段（280）とを含むものである特許請求の範囲第１項記載の終端装
置。
【請求項１０】前記Ｆビット受信手段（410）が、前記基本クロック（121）と、前記被デマップ信号（9
0）中のフレームの間隔を示す信号と、一致をあらわす
信号（470）と、不一致をあらわす信号（471）と、同期
状態をあらわす信号（501）とを受けて、フレーム番号
（440）と、フレームの特定の番号が出力された時点を
あらわす信号（441）とを出力するためのフレーム・カ
ウンタ手段（420）と、前記被デマップ信号（90）と、前記基本クロック（12
1）と、前記同期状態をあらわす信号（501）と、前記フ
レームの特定の番号が出力されたことをあらわす信号
（441）とを受けて、前記フレームの特定の番号が出力
されたことをあらわす信号（441）を受けるごとに状態
をかえるフリップフロップを含み、前記フリップフロッ
プの状態と前記被デマップ信号（90）とを比較して、一
致したときに前記一致をあらわす信号（470）を出力
し、一致しないときには前記不一致をあらわす信号（47
1）を出力するための比較手段（450）と、前記基本クロック（121）と、前記一致をあらわす信号
（470）と、前記不一致をあらわす信号（471）とを受け
て、前記一致をあらわす信号（470）を連続して所定数
受けたときに前記同期状態をあらわす信号（501）を出
力し、前記不一致をあらわす信号（471）を連続して所
定数受けたときに前記同期状態をあらわす信号（501）
を出力しないようにすることによって、同期状態を保護
するための保護手段（480）とを含むものである特許請求の範囲第８項記載の終端装
置。
【請求項１１】前記調歩同期手段（600）が、前記データ端末装置からの前記送信データ（SD）および
前記送信要求信号（RS）を前記サンプリング・クローク
（127）でサンプルして一時記憶用の送信データ（SD1）
と一時記憶用の送信要求信号（RS1）とを出力し、前記
データ端末装置からの前記送信データ（SD）中に含まれ
たストップ・ビットを検出したときにストップ・ビット
検出信号（671）を出力するための調歩同期検出手段（6
01）と、前記一時記憶用の送信データ（SD1）および前記一時記
憶用の送信要求信号（RS1）を前記ストップ・ビット検
出信号（671）で一時記憶し、前記データ端末装置から
の前記送信データ（SD）の速度に等しく基本クロック
（121）に同期した送出クロックで前記一時記憶した信
号を前記サンプルされた送信データ（SD1）および前記
サンプルされた送信要求信号（RS1）として送出し、前
記デマッピング手段（400）においてデマップした送信
データを先入れ先出しして、未送信データが所定量に達
するまでは送信可能信号（CS）を送出することによっ
て、前記送出クロック（127）の周波数と前記データ端
末装置からの前記送信データ（SD）の周波数との間に生
ずる誤差を吸収するための周波数誤差吸収バッファ手段
（701）とを含むものである特許請求の範囲第１項記載
の終端装置。
【請求項１２】マルチフレーム構成でデータおよび制御
信号を収容して、PCM同期信号（RSYN,XSYN）とPCMクロ
ック信号（RCLK,XCLK）とを用いて、各種の伝送速度で
伝送可能なPCM伝送路に調歩同期式のデータ端末装置を
接続するための終端装置において、前記終端装置が、前記データ端末装置から受けた送信要求信号（RS）と送
信データ（SD）を、基本クロック（121）に同期した前
記送信データ（SD）の速度よりも速い速度のサンプリン
グ・クロック（127）で前記送信要求信号（RS）および
前記送信データ（SD）をサンプルし、サンプルされた送
信要求信号（RS1）とサンプルされた送信データ（SD1）
とを出力し、前記サンプルされた送信データ（SD1）の
うちの未送信データの量に応じて、送信可信号（CS）を
前記データ端末装置に伝送するための調歩同期手段（60
0）と、前記サンプルされた送信要求信号（RS1）と前記サンプ
ルされた送信データ（SD1）およびすくなくとも送信可
信号（CS′）を含む制御信号（CS′,ER,CI′）を所定の
手順でマッピングしてマルチフレームを構成してマップ
信号（386）を出力するためのマッピング手段（300）
と、前記マッピング手段（300）からの前記マップ信号（38
6）を一時的に記憶し、前記PCM伝送路の前記PCM同期信
号（XSYN）と前記PCMクロック信号（XCLK）とのタイミ
ングで前記PCM伝送路の伝送速度で前記PCM伝送路に送出
するための送信レジスタ手段（60）と、前記PCM伝送路からマルチフレーム構成で前記PCM伝送路
の伝送速度で送られてきたデータおよび制御信号（DI
N）を受信して一時的に記憶し、前記PCM同期信号（RSY
N）に同期した所定のタイミングで被デマップ信号（9
0）を送出するための受信レジスタ手段（80）と、前記被デマップ信号（90）を受けてデマッピングしてデ
ータ（RD）およびすくなくとも受信キャリア検出信号
（CD）を含む制御信号（CD,DR,CI）を所定のタイミング
で前記データ端末装置に送るためのデマッピング手段
（400）と、前記PCM同期信号（XSYN）に同期した前記基本クロック
（121）を発生するためのフェーズ・ロック・ループを
有するPLL手段（100）と、前記PLL手段（100）で発生した前記基本クロック（12
1）と、前記PCM同期信号（XSYN）と前記PCMクロック信
号（XCLK）とから、前記調歩同期手段（600）と前記送
信レジスタ手段（60）と前記受信レジスタ手段（80）と
前記マッピング手段（300）と前記デマッピング手段（4
00）に対して所要のタイミング信号を送出するためのタ
イミング発生手段（200）と、前記デマッピング手段（400）が出力した前記受信キャ
リア検出信号（CD）を、前記マッピング手段（300）に
おける前記送信可信号（CS）とするための短絡手段（1
0）と、を含むことを特徴とする終端装置。
【請求項１３】前記送信レジスタ手段（60）が、データ
を入力されて、データを出力するレジスタ（61）を含む
ものである特許請求の範囲第12項記載の終端装置。
【請求項１４】前記受信レジスタ手段（80）が、データ
を入力されて、データを出力するレジスタ（81）を含む
ものである特許請求の範囲第12項記載の終端装置。
【請求項１５】前記PLL手段（100）が、前記基本クロック（121）より高いくり返し周波数を有
するPLLクロック（105）を発生するための発振手段（10
1）と、前記PLLクロック（105）を位相制御信号（161〜163）に
よって指示された分周比で分周して前記基本クロック
（121）を得るための分周手段（110）と、前記分周手段（110）における分周動作の位相（126）と
前記PCM同期信号（XSYN）の位相とを比較して比較結果
（141,142）を出力するための位相比較手段（130）と、前記位相比較手段（130）からの比較結果（141,142）を
受けて、前記位相制御信号（161〜163）を出力するため
の分周比制御手段（150）とを含むものである特許請求の範囲第12項記載の終端装
置。
【請求項１６】前記マッピング手段（300）が、前記短絡手段（10）を介して受けた前記受信キャリア検
出信号（CD）を前記送信可信号（CS）として受けて、前
記送信可信号（CS）を検出するためのCS′送出手段（33
0）と、すくなくともフレームをあらわすビット（316）を送出
するためのＦビット送出手段（310）と、前記サンプルされた送信データ（326）を送出するため
のSD送出手段（320）と、前記サンプルされた送信要求信号（366）を送出するた
めのRS送出手段（360）と、を含むものである特許請求の範囲第12項記載の終端装
置。
【請求項１７】前記デマッピング手段（400）が、すくなくとも前記被デマップ信号（90）中のフレームを
あらわすＦビット（526）を受信するためのＦビット受
信手段（410）と、前記被デマップ信号（90）中のデータを受信するための
RD受信信号（560）と、前記被デマップ信号（90）中の受信キャリア検出信号
（CD）を受信するためのCD受信手段（570）と、を含むものである特許請求の範囲第12項記載の終端装
置。
【請求項１８】前記マッピング手段（300）が、フレームをあらわすＦビット（316）を送出するための
Ｆビット送出手段（310）と、前記サンプルされた送信データ（326）を送出するため
のSD送出手段（320）と、前記データ端末装置から送られてくる送信可信号（C
S′）を送出するためのCS′送出手段（330）と、前記データ端末装置から送られてくる被呼表示信号（C
I′）を送出するためのCI′送出手段（340）と、同期が確立したことをあらわすSYビット（356）を送出
するためのSYビット送出手段（350）と、前記サンプルされた送信要求信号（366）を送出するた
めのRS送出手段（360）と、前記データ端末装置から送られてくるデータ端末レディ
信号（376）を送出するためのER送出手段（370）と、前記Ｆビット送出手段の出力（316）と、前記SD送出手段の出力（326）と、前記CS′送出手段の
出力（336）と、前記CI′送出手段の出力（346）と、前
記SYビット送出手段の出力（356）と、前記RS送出手段
の出力（366）と、前記ER送出手段の出力（376）とを集
線して、前記マップ信号（386）を送出するための集線
手段（380）とを含むものである特許請求の範囲第12項記載の終端装
置。
【請求項１９】前記デマッピング手段（400）が、前記被デマップ信号（90）中のフレームをあらわすＦビ
ット（526）を受信するためのＦビット受信手段（410）
と、前記被デマップ信号（90）中のデータを受信するための
RD受信手段（560）と、前記被デマップ信号（90）中の送信可信号（CS1）を受
信するためのCS受信手段（580）と、前記被デマップ信号（90）中の被呼表示信号（CI）を受
信するためのCI受信手段（595）と、前記被デマップ信号（90）中の同期が確立したことをあ
らわすSYビット（551）を受信するためのSYビット受信
手段（530）と、前記被デマップ信号（90）中の受信キャリア検出信号
（CD）を受信するためのCD受信手段（570）と、前記被デマップ信号（90）中のデータ・セット・レディ
信号（DR）を受信するためのDR受信手段（590）とを含むものである特許請求の範囲第12項記載の終端装
置。
【請求項２０】前記タイミング発生手段（200）が、前記基本クロック（121）とフレームをあらわす信号（2
73）とを受けて前記送信レジスタ手段（60）および前記
受信レジスタ手段（80）にタイミング信号（231〜233）
を送出するためのレジスタ用タイミング手段（210）
と、前記基本クロック（121）と、前記PCM同期信号（XSYN）
と、前記PCMクロック信号（XCLK）とを受けて、前記マ
ッピング手段（300）へ印加するためのマッピング用ク
ロック（274）およびマッピング位置を指示するタイミ
ング信号（259）と、前記デマッピング手段（400）へ印
加するためのデマッピング用クロック（275）およびデ
マッピング位置を指示するタイミング信号（262,264）
と、前記マッピング手段（300）におけるフレーム中の
各ビットの位置を示す信号（259）と、前記調歩同期手
段（600）に対するタイミング信号（ST2）とを出力する
ためのクロック・タイミング手段（240）と、前記基本クロック（121）と、前記マッピング手段（30
0）におけるフレーム中の各ビットの位置を示す信号
と、前記被デマップ信号（90）中のフレームの位置を示
す信号とを受けて、前記デマッピング手段（400）にお
けるフレーム中の各ビットの位置を示す信号（286）と
を出力するための受信用タイミング手段（280）とを含むものである特許請求の範囲第12項記載の終端装
置。
【請求項２１】前記Ｆビット受信手段（410）が、前記基本クロック（121）と、前記被デマップ信号（9
0）中のフレームの間隔を示す信号と、一致をあらわす
信号（470）と、不一致をあらわす信号（471）と、同期
状態をあらわす信号（501）とを受けて、フレーム番号
（440）と、フレームの特定の番号が出力された時点を
あらわす信号（441）とを出力するためのフレーム・カ
ウンタ手段（420）と、前記被デマップ信号（90）と、前記基本クロック（12
1）と、前記同期状態をあらわす信号（501）と、前記フ
レームの特定の番号が出力されたことをあらわす信号
（441）とを受けて、前記フレームの特定の番号が出力
されたことをあらわす信号（441）を受けるごとに状態
をかえるフリップフロップを含み、前記フリップフロッ
プの状態と前記被デマップ信号（90）とを比較して、一
致したときに前記一致をあらわす信号（470）を出力
し、一致しないときには前記不一致をあらわす信号（47
1）を出力するための比較手段（450）と、前記基本クロック（121）と、前記一致をあらわす信号
（470）と、前記不一致をあらわす信号（471）とを受け
て、前記一致をあらわす信号（470）を連続して所定数
受けたときに前記同期状態をあらわす信号（501）を出
力し、前記不一致をあらわす信号（471）を連続して所
定数受けたときに前記同期状態をあらわす信号（501）
を出力しないようにすることによって、同期状態を保護
するための保護手段（480）とを含むものである特許請求の範囲第19項記載の終端装
置。
【請求項２２】前記調歩同期手段（600）が、前記データ端末装置からの前記送信データ（SD）および
前記送信要求信号（RS）を前記サンプリング・クロック
（127）でサンプルして一時記憶用の送信データ（SD1）
と一時記憶用の送信要求信号（RS1）とを出力し、前記
データ端末装置からの前記送信データ（SD）中に含まれ
たストップ・ビットを検出したときにストップ・ビット
検出装置（671）を出力するための調歩同期検出手段（6
01）と、前記一時記憶用の送信データ（SD1）および前記一時記
憶用の送信要求信号（RS1）を前記ストップ・ビット検
出信号（671）で一時記憶し、前記データ端末装置から
の前記送信データ（SD）の速度に等しく基本クロック
（121）に同期した送出クロックで前記一時記憶した信
号を前記サンプルされた送信データ（SD1）および前記
サンプルされた送信要求信号（RS1）として送出し、前
記デマッピング手段（400）においてデマップした送信
データを先入れ先出しして、未送信データが所定量に達
するまでは送信可能信号（CS）を送出することによっ
て、前記送出クロック（127）の周波数と前記データ端
末装置からの前記送信データ（SD）の周波数との間に生
ずる誤差を吸収するための周波数誤差吸収バッファ手段
（701）とを含むものである特許請求の範囲第12項記載
の終端装置。