JPH0630497B2

JPH0630497B2 - 終端装置

Info

Publication number: JPH0630497B2
Application number: JP62207088A
Authority: JP
Inventors: 俊道嶋谷; 義広川田; 雅之川島
Original assignee: Iwatsu Electric Co Ltd
Current assignee: Iwatsu Electric Co Ltd
Priority date: 1987-08-20
Filing date: 1987-08-20
Publication date: 1994-04-20
Anticipated expiration: 2009-04-20
Also published as: JPS6449455A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はデータ伝送路の終端装置に関する。具体的に
は、各種の速度で伝送可能なＰＣＭ伝送路の終端装置で
あり、各種データ端末をＰＣＭ伝送路に接続し、伝送す
べきデータの１つとして宛先番号を扱うことのできる、
ＣＣＩＴＴの勧告Ｖ２５bisの規定に合致した新規なデ
ータ終端装置を提供せんとするものである。

［従来の技術］従来の技術は、たとえば特開昭６１−１１８０３２号に
開示されており、これを第３３図ないし第３９図を用い
て説明する。

第３３図は19.2Kbpsの速度をもつ端末を64Kbpsの伝送路
の電子交換機に収容するための原理図である。フレーム
０のビット０の位置にあるフラグ同期ビット（Ｆビッ
ト）は“１０１０”のフラグ・パターンを繰り返すこと
で受信側にフレーム位置を知らせるためのものである。
受信側は、これを検出することでフレーム位置を簡単に
認識できる。64Kbpsの伝送路に19.2Kbps端末を収容する
には、第３３図のように、１０マルチフレーム毎に、２
４ビットのデータＤ０〜Ｄ２３を指定したビット位置に
収容すれば実現できる。なお、空欄は使用しない。

第３４図は9.6Kbpsの端末を収容する原理を示す。

第３３図の19.2Kbpsの1/2のビット数である１２ビット
のデータＤ０〜Ｄ１１が収容できれば、速度変換可能で
あるが、同一回路で異なる速度のデータを収容するため
に、この場合には、第３４図のように同一データを２回
ずつ埋め込み、19.2Kbpsと異なる速度を収容する。以下
同様にして4.8Kbpsのデータは同一データを４回ずつ、
2.4Kbpsのデータは８回ずつ埋め込みをすることにより
実現する。

フレーム１のビット０に位置する同期確立ビット（ＳＹ
ビット）の原理を、第３５図で説明する。第３５図にお
いて、Ｌ₁，Ｌ₂は回線終端装置（Ａ）側からみたとき
に、それぞれ送信線、受信線となり、回線終端装置
（Ｂ）よりみた関係は逆になる。しかし、以下の説明で
は（Ａ）側からみた状態で説明する。

（Ａ）側の回線終端装置ＤＣＥ_aは受信線Ｌ₂の（Ｂ）側
の回線終端装置ＤＣＥ_bから送られてくるＦビットを検
出して、同期が確立すると、ＳＹビットをオン状態にし
て送信線Ｌ₁に送出する。（Ｂ）側の回線終端装置ＤＣ
Ｅ_bはＦビットを受信することにより送信線Ｌ₁に対する
同期が確立すると、同様にしてＳＹビットのオン状態を
受信線Ｌ₂に送出する。以上のことで、（Ａ）側の回線
終端装置ＤＣＥ_aは受信線Ｌ₂のＳＹビットを監視するこ
とで、送信線Ｌ₁の同期状態を知ることができる。
（Ｂ）側の回線終端装置ＤＣＥ_bも同様である。ＪＩＳ
−Ｃ６３６１で規定される各種の制御線情報は、第３３
図および第３４図におけるフレーム０〜３のビット７に
収容している。ビット番号７における斜線の左側の英文
字は、Ａ側の終端装置ＤＣＥ_aが送信線Ｌ₁に送出する信
号、右側の英文字は受信線Ｌ₂により、Ｂ側の回線終端
装置ＤＣＥ_bから送られてくる信号である。

ここで、ＲＳは送信することを要求する送信要求信号(R
equest to Send)、ＣＤは受信キャリア検出信号(Carrie
r Detect)、ＣＳ，ＣＳ′は送信可信号(Clear to Sen
d)、ＥＲはデータ端末レディ信号(Equipment Ready)、
ＤＲはデータ・セット・レディ信号(Data Set Ready)、
ＣＩ，ＣＩ′は被呼表示信号(Call Indicator)である。

ここで、（Ａ）側および（Ｂ）側のデータ端末装置ＤＴ
Ｅ_a，ＤＴＥ_bには、宛先番号を送出するための端末番号
送信回路が含まれている。モデムＭＤＭには、その宛先
番号を受信して所定の信号をそのモデムＭＤＭに接続さ
れた図示されてはいない線路あるいは装置に送出するた
めの、端末番号受信回路が含まれている。

これらの端末番号送受信回路によって宛先番号の送受が
行われている。

端末装置（Ａ）と端末装置（Ｂ）間における制御信号の
収容方法を第３６図に、端末装置−モデム間の制御信号
の収容方法を第３７Ａ図および第３７Ｂ図に示す。

第３６図で、端末装置（Ａ）（Ｂ）とも同一の入出力関
係をもつインターフェースであるので、端末装置（Ａ）
より送信した送信データＳＤは端末装置（Ｂ）では受信
データＲＤとして受信される。同様にして他の線も図の
ような接続関係になっている。伝送路は説明を分り易く
するために１体１で接続しているが、第３３図，第３４
図のデータ形式で収容するので、第３５図のように送受
信線Ｌ₁，Ｌ₂の２本に集線される。第３３図，第３４図
で説明した原理より明らかなように、各制御信号は１０
フレームに１回しかサンプリングをしないために、たと
えば、端末装置（Ａ）がＲＳ（送信要求）をオンにして
も端末装置（Ｂ）の受信キャリア検出信号ＣＤがオンに
なるまでに最大1.25msの遅れがあり、受信キャリア検出
信号ＣＤがオンになる前に受信データＲＤに端末装置
（Ａ）からのデータが到達すると、端末装置（Ｂ）は受
信準備が完了していないために受信できない。

したがって、データ受信中に受信キャリア検出信号ＣＤ
がオンの状態を保持するために、送信要求信号ＲＳの値
を前回と今回のサンプル値の論理和で決定し、次表のよ
うに伝送路に送信する状態を決定することで実現してい
る。

ＲＳの値前回の状態今回の状態送信状態オフオフオフオフオンオンオンオフオンオンオフオン第３８図に送信要求信号ＲＳと送信データＳＤの関係を
示す。送信要求信号ＲＳと送信データＳＤの関係は送信
要求信号ＲＳがオン状態中、データＤは有効となってい
る。それを前述の１０マルチフレーム（1.25ms）単位に
サンプリングすると、ＲＳサンプルパルス（RSP）とな
る。しかし、データＤを1.25ms遅延させて送信データＳ
Ｄとして伝送路に送出させ、かつ前表の状態判定を行
い、送信ＲＳを決定すると、送信ＲＳとデータＤの関係
は、第３８図に示すようになり、送信要求信号ＲＳがオ
ンの状態にある間のデータＤが有効になるという関係が
保証される。

データを1.25ms遅延させるには、第４１図に示す通り２
４段のシフトレジスタを設け、レジスタREG_aからレジス
タREG_bへ移すタイミング、ロードパルスを1.25msにする
ことで実現している。２４段設ける理由は、前述の１０
マルチフレームに２４ビット埋め込まなければならない
からである。

第３７Ａ図は端末装置とモデム間の接続を示すものであ
り、第３７Ｂ図は第３７Ａ図の各部の信号のタイミング
・チャートであり、第３６図と異なり送信データＳＤは
変復調装置（モデム）の送信データＳＤに１対１で接続
される。以下他の制御信号も図のように１対１で接続さ
れる。また、モデムからの出力信号であるＣＳ，ＣＩは
ＣＳ′，ＣＩ′に接続することで実現されている。

ここで、端末装置（Ａ）とモデムとの間の発呼シーケン
スを第３７Ｂ図により説明する。

端末装置（Ａ）が発呼すると、データ端末レディ信号Ｅ
Ｒおよび送信要求信号ＲＳは、第３７Ｂ図（ａ），
（ｂ）が示すようにともに“０”から“１”になり、こ
れがモデムに伝送される。これを受けたモデムは、モデ
ムに接続された回線（第３７Ａ図のモデムの右側の図示
されてはいない部分）の状態を調べ、端末装置（Ａ）か
らの信号を受け入れることが可能な状態にあることを確
認する。そこでモデムは送信可信号ＣＳ′を（ｃ）に示
すように“０”から“１”にする。ＳＹビットはすでに
“１”の状態にあるために、（ｄ）の送信可信号ＣＳも
“０”から“１”になる。

端末装置（Ａ）では、送信可信号ＣＳが“０”から
“１”になったことを受信すると、送信データＳＤを
（ｅ）に示すように送出する。この送信データＳＤの最
初のデータとして宛先番号が送出される。

［発明が解決しようとする問題点］第３５図、第３６図および第３７Ａ図に示した終端装置
は、６４Kbpsに固定されたチャネルの伝送線にマルチフ
レーム構成で端末のデータおよび各種の制御線情報を収
容して伝送するものであった。

ところが最近は、このようなデータを種々の速度のＰＣ
Ｍ（パルス・コード・モジュレーション）伝送路で送受
する要望が増加しているが、このような従来の終端装置
を種々の速度をもったＰＣＭ伝送路に接続することがで
きないという問題点があった。

さらに、第３６図および３７Ａ図における端末装置
（Ａ）、またはモデムと終端装置（Ａ），（Ｂ）との間
には、各種の信号線（ＲＤ，ＳＤ，ＣＤ，ＣＳ′，Ｃ
Ｓ，ＲＳ，ＤＲ，ＥＲ，ＣＩ，ＣＩ′）が使用されてい
た。ところが国際電気通信連合のＣＣＩＴＴ（The Inte
rnational Telegraph and Telephone Consultative Com
mittee）の勧告Ｖ25bisが１９８４年になれさた。第３
６図および第３７Ａ図に示された従来装置では、伝送す
べきデータの１つとして宛先番号をこの勧告に合致する
ように送受することができないという問題点が生じた。

この問題点について、第３７Ａ図によりさらに具体的に
説明する。

前記ＣＣＩＴＴの勧告Ｖ２５bisによると、送信可信号
ＣＳ′が“１”になると、送信要求信号ＲＳの状態にか
かわらず送信可信号ＣＳも“１”にならなければならな
いと規定されている。さらに、データ端末レディ信号Ｅ
Ｒを送出するときに、同時に送信要求信号ＲＳを“１”
にしなくともよいことになっており、この場合には端末
装置（Ａ）は、送信可信号ＣＳが“１”となったことを
受けてから送信要求信号ＲＳを“１”にする。

第３７Ａ図の終端装置（Ａ）内に用いられたアンド・ゲ
ートについてみると、ＳＹビットおよび送信可信号Ｃ
Ｓ′が“１”になっても、送信要求信号ＲＳが“０”の
ままであれば、このアンド・ゲートの出力は“１”には
ならず、端末装置（Ａ）の受ける送信可信号ＣＳは
“０”のままであるから、端末装置（Ａ）は送信要求信
号ＲＳを“１”にすることができず、したがって通信不
能となってしまうという大きな問題点があった。

［問題点を解決するための手段］ＰＣＭ伝送路に接続されるデータ端末装置用の終端装置
およびＰＣＭ伝送路中に設けられるＰＣＭ交換スイッチ
用の終端装置において、ＰＣＭ伝送路から基本クロック
を得るためのＰＬＬ回路と、このＰＬＬ回路の出力であ
る基本クロックをもとにして端末装置を強制的にＰＣＭ
伝送路に同期せしめるためのタイミング信号や、本終端
装置内の各回路の動作に必要な種々のタイミング信号を
つくるためのタイミング発生回路と、端末装置からのデ
ータ信号を受けてＰＣＭ伝送路のデータ速度に合わせる
ためのマッピングを行うマッピング回路と、このマッピ
ング回路の出力を、ＰＣＭ伝送路に指示された時期に指
定された速度で出力するための速度変換用の送信レジス
タと、ＰＣＭ伝送路を介して送られてくるデータ信号を
受信して本終端装置に要求されるデータ速度で要求され
た時期に出力するための受信レジスタと、受信レジスタ
の出力を受けて、端末装置にデマッピングしたデータを
送出し、そのデータ中から送信可信号ＣＳ′とＳＹビッ
ト（同期確立ビット）を検出してアンドをとり、送信可
信号ＣＳを出力するためのデマッピング回路とを設け、
さらにデータ端末装置用の終端装置には、送信可信号Ｃ
Ｓ′と受信キャリア検出信号ＣＤを短絡するための短絡
線を設けた。

［作用］このように構成したから、端末装置の動作をＰＣＭ伝送
路に同期せしめ、端末装置のデータ信号をマッピングし
て速度変換してＰＣＭ伝送路に送出することができるよ
うになった。またＰＣＭ伝送路からのデータ信号は速度
変換して受信し、デマッピングして端末装置に伝送する
ようにした。

送信可信号ＣＳを出力するためには送信要求信号ＲＳを
必要とせず、送信可信号ＣＳ′とＳＹビットの検出によ
るようにした。そのために送信要求信号ＲＳの有無にか
かわらず送信可信号ＣＳが得られるようになった。

さらにデータ端末装置では、送信可信号ＣＳ′と受信キ
ャリア検出信号ＣＤを短絡するための短絡線を設けたの
で、送信要求信号ＲＳがデータ端末装置から出力され
て、受信キャリア検出信号ＣＤが“１”になると（第３
６図参照）、送信可信号ＣＳを“１”にすることが可能
となり、送信要求信号ＲＳとのアンドをとる必要がなく
なった。

このようにすることによって、データ速度の異なる種々
の端末装置をＰＣＭ伝送路を介して交信することを可能
とした。

［実施例］本発明は種々の速度のデータを扱うことのできるＰＣＭ
伝送路の終端装置であり、この動作概念を説明するため
のシステム構成図を第１Ａ図に、その各部の波形を第１
Ｂ図に示し、説明する。

第１Ａ図においては、データ端末装置に含まれた端末番
号送信回路６Ａ，６Ｂ，６Ｃのみが示され、データ送受
信回路の表示は省略されている。端末番号送信回路６Ａ
側にある終端装置５Ａと端末番号送信回路６Ｂ，６Ｃ側
にある終端装置５Ｂ，５Ｃとの間にＰＣＭ伝送路が介在
している。このＰＣＭ伝送路の信号の速度は、たとえ
ば、１２８kbit，１９２kbit，２５６kbit，３８４kbi
t，１．５４４Ｍbit，２．０４８Ｍbitｐｓなどが用い
られており、このＰＣＭ伝送路の信号を交換するための
ＰＣＭ交換スイッチ８が設けられている。このＰＣＭ交
換スイッチ８は、ＰＣＭ伝送路に種々のタイミング信号
すなわち、ＰＣＭ同期信号の１つであるＸＳＹＮ（送信
同期信号），ＰＣＭクロック信号の１つであるＸＣＬＫ
（送信クロック），ＰＣＭ同期信号の１つであるＲＳＹ
Ｎ（受信同期信号），ＰＣＭクロック信号の１つである
ＲＣＬＫ（受信クロック）を送出してデータ信号の受け
渡しをするＰＣＭタイミング回路９と、説明の都合上モ
デル的に示した３つの終端装置５Ａ，５Ｂ，５Ｃから発
した宛先番号を受信するための端末番号受信回路７と、
この端末番号受信回路７をＰＣＭ伝送路に接続するため
の終端装置５Ｚとを含み、さらに、これらの終端装置５
Ａ，５Ｂ，５Ｃ，５Ｚを交換するためのハイウェイ・ス
イッチ４とを含んでいる。ここで、第１Ａ図に示したハ
イウェイ・スイッチＡは、終端装置５Ａと終端装置５
Ｂ，５Ｃ，５Ｚのいずれか１つとが接続されるスイッチ
の部分のみがモデル的に示されている。

ＰＣＭタイミング回路９からＰＣＭ伝送路を介して終端
装置５Ａ，５Ｂ，５Ｃ，５Ｚに送出される各種のタイミ
ング信号と、ＰＣＭ交換スイッチ８で受け渡しされるデ
ータのタイミングは、第１Ｂ図に示されている。

第１Ｂ図（ａ）および（ｄ）のＸＣＬＫおよびＲＣＬＫ
は、このＰＣＭ伝送路の信号速度を規定するクロックで
各種のものが用いられる。この（ａ）に示すＸＣＬＫ
と、ＸＣＬＫに同期して送られてくる（ｂ）のＸＳＹＮ
を、たとえば終端装置５Ａが受けると、終端装置５Ａで
は、端末番号送信回路６Ａから受けたデータ信号（Ｄ０
〜Ｄ７）を（ｃ）に示すＤＯＵＴとして、（ｂ）のＸＳ
ＹＮの期間にＰＣＭ伝送路へ送出する。この（ｃ）に示
すＤＯＵＴの送出は、１２５μsの間隔で行われる。た
とえば終端装置５Ｚでは、（ｄ）に示すＲＣＬＫに同期
した（ｅ）のＲＳＹＮの期間に、端末番号送信回路６Ａ
からのデータ信号（Ｄ０〜Ｄ７）を（ｆ）に示すＤＩＮ
として１２５μsの間隔で受信する。

終端装置５Ａ，５Ｂ，５Ｃ，５Ｚはそれぞれ端末番号送
信回路６Ａ，６Ｂ，６Ｃおよび端末番号受信回路７を含
む図示されていないデータ端末装置あるいはＰＣＭ交換
スイッチ８との間で、宛先番号およびその他送信すべき
データの受け渡しを行っている。

第１Ｃ図は、終端装置５Ａと終端装置５Ｂ（あるいは５
Ｃ，５Ｚ）とＰＣＭ交換スイッチ８に含まれるハイウェ
イ・スイッチ４およひＰＣＭタイミング回路９との接続
関係を詳細に示している。

たとえば終端装置５Ａ，５Ｂ（または５Ｃ，５Ｚ）と端
末番号送信回路６Ａ，６Ｂ（または６Ｃ、端末番号受信
回路７）との間のそれぞれの交信は、終端装置５Ａ，５
Ｂ（または５Ｃ，５Ｚ）においてＸＳＹＮからつくられ
たクロックであるＳＴ２およびＲＴのタイミングを基準
にして、すでに従来技術として説明した第３６図および
第３７図のＳＤ，ＲＤ，ＲＳ，ＣＳ，ＣＳ′，ＣＤ，Ｅ
Ｒ，ＤＲ，ＣＩ′ＣＩの各信号を用いてなされる。

第１Ｄ図には、第１Ｃ図において、終端装置５Ａ側に端
末番号送信回路６Ａが接続され、終端装置５Ｂ側に端末
番号受信回路７が接続されている場合の各種の信号のタ
イミング・チャートが示されている。

端末番号送信回路６Ａから発呼信号として第１Ｄ図
（ａ）に示すデータ端末レディ信号ＥＲが送出される
と、端末装置５Ａ，ハイウェイ・スイッチ４，終端装置
５Ｚを介してこれを受信した端末番号受信回路７では
（ｂ）に示すように、送信可信号ＣＳ′を送出し、終端
装置５Ａを介して（ｃ）に示した送信可信号ＣＳとして
これを受けた端末番号送信回路６Ａでは、（ｄ）に示す
送信要求信号ＲＳを送出する。この送信要求信号を送出
すると、続いて端末番号受信回路７に対して、（ｅ）に
示す宛先番号を送信データＳＤとして送出する。

このようにして、第１Ｄ図の（ｂ）の送信可信号ＣＳ′
が“１”となることによって、（ｄ）の送信要求信号Ｒ
Ｓが“０”であるにもかかわらず、（ｃ）の送信可信号
ＣＳを終端装置５Ａが端末番号送信回路６Ａに対して送
出することができ、前記ＣＣＩＴＴの勧告Ｖ２５bisの
規格を満足することができる。

第１Ｄ図の（ｅ）に示す宛先番号は端末番号受信回路７
を介して図示されてはいないハイウェイ・スイッチ制御
回路で処理され、ハイウェイ・スイッチ４を制御して、
端末番号送信回路６Ａを含むデータ端末装置（Ａ）を、
たとえば端末番号送信回路６Ｂを含む端末装置（Ｂ）に
接続する。

この様子は第１Ｅ図に示されている。すなわち、第１Ｅ
図の（ｅ）に示す宛先番号が送信データＳＤとして送出
され、ＰＣＭ交換スイッチ８において端末装置（Ａ）と
（Ｂ）が接続されると、端末装置（Ｂ）ではデータ端末
レディ信号ＥＲを送出し、これを端末装置（Ａ）側では
（ｆ）に示すようにデータ・セット・レディ信号ＤＲと
して受信し、これを受けた端末装置（Ａ）は送信要求信
号ＲＳを（ｄ）に示すように送出する。この送信要求信
号ＲＳを（ｇ）に示すように受信キャリア検出信号ＣＤ
として受ける。終端装置５Ｂでは、この検出信号ＣＤと
送信可信号ＣＳ′とが短絡線で結ばれているために送信
可信号ＣＳ′が終端装置５Ｂから送出されて、終端装置
５Ａに（ｃ）に示す送信可信号ＣＳとして受信される。
これを受信した端末装置（Ａ）では（ｅ）に示すように
送信データの送出を開始する。

（ｅ）に示す送信データの送出を終わると端末装置
（Ａ）は（ｄ）の送信要求信号ＲＳを“０”にし、これ
を受けた受信キャリア検出信号ＣＤを“０”にする。そ
こでこの検出信号ＣＤと短絡された（ｃ）の送信可信号
ＣＳも“０”になる。

第１Ａ図において説明した動作概念のうち、本発明に関
わる部分、すなわち終端装置５Ａ，５Ｂ（または５Ｃ，
５Ｚ）の具体的構成を第２Ａ図に、その各部の波形を第
２Ｂ図に示し説明する。ここで終端装置５Ａおよび５Ｂ
はともに同一の構成となっている。

第２Ａ図において、１００はＰＬＬ（フェーズ・ロック
・ループ）回路であり、ＰＣＭ伝送路のＸＳＹＮ（送信
同期信号）をもとに、本装置内の各種タイミング信号を
得るための基本クロック１２１をつくる。このＸＳＹＮ
と基本クロック１２１との関係は、第２Ｂ図（ｃ）およ
び（ｆ）に示されるごとく、ＸＳＹＮの後縁に基本クロ
ック１２１の前縁が同期するようなっている。

基本クロック１２１を受けたタイミング発生回路２００
では、ＸＣＬＫ，ＸＳＹＮをもとに、第２Ｂ図（ｂ），
（ｋ），（）に示した信号２３１，２３２，２３３
や、信号２７４，２７５，さらに信号２６２，２６４を
含むバス信号２５９，バス信号２８６，クロックＳＴ２
およひＲＴを出力する。

３００はマッピング回路であり、端末装置から送られて
くる送信データＳＤ、送信要求信号ＲＳ、送信可信号Ｃ
Ｓ′、データ端末レディ信号ＥＲ、被呼表示信号ＣＩ′
を第３３図あるいは第３４図に示したようにして、バス
信号２５９および信号２７４によりマッピングして、第
２Ｂ図（ａ）のマップ信号３８６を出力する。

６０は送信レジスタであり、マップ信号３８６（第２Ｂ
図（ａ））を第２Ｂ図（ｂ）の信号２３１でサンプルす
ることによりレジスタに取り込み、（ｃ）に示すＸＳＹ
Ｎの期間、（ｄ）に示すＸＣＬＫに同期してレジスタの
内容を（ｅ）に示すＤＯＵＴとして出力する。このＤＯ
ＵＴ（ｅ）には１２５μsごとにくり返されるＸＳＹＮ
（ｃ）ごとに第３３図または第３４図に示した１つのフ
レームをフレーム０から順に送出する。

８０は受信レジスタであり、第２Ｂ図（ｇ）に示すＲＳ
ＹＮの期間（ｈ）に示すＲＣＬＫでサンプルすることに
より（ｉ）に示したＤＩＮをレジスタにロードし、
（）に示した信号２３３の期間（ｋ）の信号２３２に
より（ｊ）の被デマップ信号９０を出力する。

４００はデマッピング回路あり、被デマップ信号９０を
受けて、ここに含まれた受信データＲＤ（第２Ｂ図
（ｊ）のＤ０〜５，Ｄ６〜１１…）を信号２６２および
２７５のタイミングで、また、送信可信号ＣＳ，データ
・セット・レディ信号ＤＲ，被呼表示信号ＣＩをバス信
号２８６のタイミングで、受信キャリア検出信号ＣＤを
信号２６４のタイミングで、第３３図または第３４図の
マッピングとは逆に、デマップして端末装置へ送出して
いる。

さらにデマッピング回路４００では、第２Ｂ図（ｊ）に
示したフレーム番号（フレーム０，フレーム１…）をバ
ス信号５２６に送出しており、これを受けたタイミング
発生回路２００では、デマップ用のバス信号２８６をつ
くる。

デマッピング回路４００では、フレーム１のＳＹビット
（第２Ｂ図（ｊ））を検出して、同期が確立したことを
信号５５１によってマッピング回路３００に送出し、こ
の信号５５１を受けたマッピング回路３００では、第２
Ｂ図（ａ）のフレーム１のＳＹビット（最初のビット）
としている。

第２Ａ図右側の送信可信号ＣＳ′と受信キャリア検出信
号ＣＤとの間に点線で示された短絡線９は終端装置５
Ａ，５Ｂおよび５Ｃには設けられているが、５Ｚには設
けられていない。終端装置５Ａ，５Ｂ，５Ｃにおいて
は、この短絡線９があるために、相手側端末装置から送
信要求信号ＲＳがあると、受信レジスタ８０を介してデ
マッピンク回路４００でデマッピングして、受信キャリ
ア検出信号ＣＤを“１”として出力すると同時に、送信
可信号ＣＳ′も“１”とする。この送信可信号ＣＳ′は
マッピング回路３００でマッピングされ、送信レジスタ
６０を介して相手側端末装置（第２Ａ図の左側、図示さ
れてはいない）に送り返される。この送信可信号ＣＳ′
は相手端末装置において、送信可信号ＣＳとなるため
に、送信要求信号ＲＳとのアンドをとる必要がなくなっ
た。

終端装置５Ｚにおいては、短絡線９を備える必要がな
い。なぜならば、終端装置５Ｚには端末番号受信回路７
のみが接続され、この端末番号受信回路７が、端末装置
から受信キャリア検出信号ＣＤを受信すると、宛先番号
を受信することができる状態にある場合にのみ送信可信
号ＣＳ′を“１”として端末装置側に送出するためであ
る。これを受けた端末装置側では、宛先番号を送信デー
タＳＤに乗せて、第１Ｄ図、第１Ｅ図のそれぞれの
（ｅ）に示すように送出するように動作する。

第３図では、タイミング発生回路２００が発生するクロ
ックＳＴ２とＲＴの動作を説明している。（ｂ）に示す
クロックＳＴ２は、端末装置に送出されて、その立上り
でデータＤ０，Ｄ１…を（ａ）に示すように送信データ
ＳＤとして端末装置から送出せしめて、マッピング回路
３００に印加させる。第３図（ｄ）に示すクロックＲＴ
は（ｃ）に示す受信データＲＤとともに端末装置に送出
され、端末装置では、クロックＲＴの後縁で受信データ
ＲＤをサンプルすることによって受信データＲＤを取り
込んでいる。

第４図には、たとえば、データ端末装置が9.6kbpsの速
度で動作する場合の送信データＳＤ（ａ），クロックＳ
Ｔ２（ｂ），タイミング用の信号２７４（ｃ）サンプル
されたＳＤ（ｄ）の関係を示している。データ端末装置
は（ｄ）に示すクロックＳＴ２をタイミング発生回路２
００から受けると、（ａ）に示す送信データＳＤをマッ
ピング回路３００に送出する。

これを受けたマッピング回路３００では、（ｃ）のタイ
ミング用の信号２７４によって、１つのデータを２度づ
つサンプルすることにより（ｄ）に示すサンプルされた
ＳＤをマッピングする。

第５図にはタイミング発生回路２００の回路構成が示さ
れている。ここで、２１０はレジスタ用タイミング回路
であり、送信レジスタ６０および受信レジスタ８０への
タイミング信号２３１，２３２，２３３を基本クロック
１２１および信号２７３からつくっている。

２４０はクロック・タイミング回路であり、基本クロッ
ク１２１とＸＣＬＫ，ＸＳＹＮを受けて、レジスタ用タ
イミング回路２１０へのフレームをあらわす信号２７３
とバス信号２７６とマッピング回路３００への信号２７
４およびバス信号２５９とデマッピング回路４００への
信号２７５と端末装置へのクロックＳＴ２およびＲＴを
発生している。ここでバス信号２５９に含まれる信号２
６２および２６４はデマッピング回路４００にも印加さ
れている。

２８０は受信用タイミング回路であり、基本クロック１
２１とバス信号５２６および２７６とを受けて、同期受
信回路４００へのバス信号２８６を送出している。

第６Ａ図はレジスタ用タイミング回路２１０の具体的な
回路を示しており、その各部の波形が第６Ｂ図に示され
ている。

クロック・タイミング回路２４０から印加される信号２
７３（ａ）は、２４進カウンタ２１１のリセット端子Ｒ
に１２５μsごとに印加され、クロック端子に印加され
た基本クロック１２１（ｂ）の数を０から計算し始め
て、２４進カウンタ２１１の出力Ｑ０〜Ｑ４の値（ｃ）
が２３になると（ａ）の信号２７３によりリセットされ
る。２４進カウンタの出力Ｑ３とＱ４がともに“０”の
ときにインバータ２１８，２１９を介して信号を印加さ
れたアンド・ゲート２１４は“１”を出力する。このア
ンド・ゲート２１４の出力Ｑ３とＱ４がともに“０”で
あるのは、（ｃ）に示す値が０から７までの期間であ
る。

このアンド・ゲート２１４の出力が“１”である期間
は、これを印加されたＤフリップフロップ２１２では、
基本クロック１２１がクロック端子に印加されることに
より“１”を出力し続けるので、（ｄ）に示す信号２３
３のようになる。アンド・ゲート２１６では、この信号
２３３と基本クロック１２１とのアンドをとり、（ｈ）
に示す信号２３２を得る。

Ｄフリップフロップ２１３は、信号２３３（ｄ）と基本
クロック１２１（ｂ）をインバータ２２０を介して印加
されて、（ｄ）の信号２３３よりも基本クロック１２１
（ｂ）の半クロック分だけ遅れた信号２３５を（ｆ）の
信号２３５に示すように出力端子Ｑに得る。

アンド・ゲート２１５は、（ｄ）の信号２３３とインバ
ータ２２０を介して基本クロック１２１とを受けて、ア
ンドをとり（ｅ）に示す信号２３４を得ている。アンド
・ゲート２１７では、（ｆ）の信号２３５と（ｅ）の信
号２３４とのアンドをとり、（ｇ）の信号２３１を得て
いる。

第７Ａ図および第７Ｂ図はクロック・タイミング回路２
４０の回路構成図およびタイミング・チャートである。

第７Ａ図において、２４１は８段のシリアル・パラレル
（Ｓ／Ｐ）レジスタであり、第７Ｂ図（ａ）に示す１２
５μs間隔で印加されるＸＳＹＮがそのデータ入力ＤＩ
に印加され、インバータ２５１を介して（ｂ）に示すＸ
ＣＬＫが８段のＳ／Ｐレジスタ２４１のクロック端子に
印加される。その出力Ｑ７には（ｃ）に示す信号２７８
が得られる。この信号２７８の立上がりは、（ａ）のＸ
ＳＹＮの立上がりよりも（ｂ）のＸＣＬＫの１／２サイ
クル分だけ早く立上がっており、（ａ）に示すＸＳＹＮ
の立下がりよりも（ｂ）に示すＸＣＬＫの１／２サイク
ル分だけ遅れて立下がる第７Ｂ図に示されてはいない出
力Ｑ０とアンド・ゲート２４９でアンドがとられて、
（ａ）に示すＸＳＹＮの立上がりからＸＣＬＫの１／２
サイクル分だけ前に立上がって１／２サイクル分だけ後
の立下がる（ｄ）に示す信号は２７９を得ている。

この信号２７９は２４進カウンタ２４２のリセット端子
Ｒに印加される。一方２４進フレーム・カウンタ２４２
のクロック入力端子には（ｅ）には示す基本クロック１
２１が印加されており、リセット端子Ｒに（ｄ）の信号
２７９が印加されると、この基本クロック１２１を０か
らカウント・アップして２３になるとキャリー・アウト
端子ＣＲＹから（ｇ）に示す信号２５８を出力し、この
カウント・アップ中のカウント値は（ｆ）に示すバス信
号２７６によって出力している。

２４進フレーム・カウンタのキャリー・アウト端子ＣＲ
Ｙからの（ｇ）に示す信号２５８をイネーブル端子ＥＮ
Ｂに印加された１０進マルチ・フレーム・カウンタ２４
３はそのクロック端子に（ｅ）の基本クロック１２１を
インバータ２５２を介して印加され、信号２５８ごと
に、０からカウント・アップして、そのカウント値を
（ｈ）に示すバス信号２７７を出力し、（ｈ）に示すバ
ス信号２７７のカウント値が９になると、つぎの（ｇ）
に示す信号２５８と、インバータ２５２を介して基本ク
ロック１２１の印加によって、（ｈ）に示すバス信号２
７７のカウント値を０にし、再びカウント・アップす
る。

２４進フレーム・カウンタ２４２の出力であるバス信号
２７６は、デコーダ２４４を介してデコードされた各信
号につき１個づつのＤフリップフロップを含むフリップ
フロップ群２４５に印加される。このデコードされた各
信号は、各フリップフロップのデータ端子に印加され、
それら各フリップフロップのクロック端子には、基本ク
ロック１２１（ＣＫ１）またはインバータ２５２を介し
た基本クロック１２１（ＣＫ２）が印加されている。

このようにしてフリップフロップ群２４５からは、
（ｉ）に示す信号２６０が（ｆ）のバス信号２７６が９
になったときに出力され、それから（ｅ）の基本クロッ
ク１２１の１／２サイクル分だけ遅れた信号２６２を
（ｊ）に示すように得ている。

フリップフロップ群２４５の出力である信号２６１は、
（ｈ）に示すバス信号２７７の値が０を示し、（ｆ）に
示すバス信号２７６の値が１０〜１５を示すときに、バ
ス信号２７６の各値につき１つのパルスすなわち６個の
パルス群を形成しており、これが、（ｈ）のバス信号２
７７の値が０のときのほか、１，２，３の場合にも出力
される（第１７Ｂ図（ｄ）参照）。

フリップフロップ群２４５の出力である信号２６４は、
（ｈ）に示すバス信号２７７の値がＯを示し、（ｆ）に
示すバス信号２７６が１０の値を示した時に（ｅ）の基
本クロック１２１の１サイクル分のパルス幅のパルスと
なって出力される。

同様にして信号２６５は、（ｈ）に示すバス信号２７７
の値が１を示し、（ｆ）に示すバス信号２７６が１０の
値を示した時に（ｅ）の基本クロック１２１の１サイク
ル分のパルス幅のパルスとなって出力される。

同じく信号２６７は、（ｈ）に示すバス信号２７７の値
が３を示し、（ｆ）に示すバス信号２７６が１６の値を
示した時に（ｅ）の基本クロック１２１の１サイクル分
のパルス幅のパルスとなって出力される。

同じく（）に示す信号２７０は、（ｈ）に示すバス信
号２７７の値が０を示し、（ｆ）に示すバス信号２７６
が１６の値を示した時に（ｅ）の基本クロック１２１の
１サイクル分のパルス幅のパルスとなって出力される。

同じく信号２７１は、（ｈ）に示すバス信号２７７の値
が１を示し、（ｆ）に示すバス信号２７６が９を示した
時に（ｅ）の基本クロック１２１の１サイクル分のパル
ス幅のパルスとなって出力される。

同じく、信号２７２は（ｈ）に示すバス信号２７７の値
が２を示し、（ｆ）に示すバス信号２７６が１６を示し
た時に（ｅ）の基本クロック１２１の１サイクル分のパ
ルス幅のパルスとなって出力される。

同じく（ｎ）に示す信号２７３は、（ｈ）に示すバス信
号２７７の値が０を示し、（ｆ）に示すバス信号２７６
が７を示した時から（ｅ）の基本クロック１２１の１／
２サイクル分だけ遅れて、その１サイクル分のパルス幅
のパルスとなって出力される。

これらの信号２６０，２６１，２６２，２６３，２６
４，２６５，２６７，２７０，２７１，２７２，２７３
はバス信号２５９を形成している。

（ｋ）に示す信号２６３は、（ｈ）のバス信号の値が０
を示したときに（ｆ）のバス信号の値が１０ないし１５
である間出力され、さらに、（ｈ）のバス信号の値が
１，２，３の各場合にも同様にして出力される。

（ｆ）に示す信号２７６は、デコーダ２４６にも印加さ
れ、（ｊ）に示す２６２と同じ信号がアンドゲート２５
０の一方の端子に印加される。

（ｈ）に示すバス信号２７７は、デコーダ２４７にも印
加され、デコードされて、（ｈ）のバス信号２７７の値
が０である間、アンドゲート２５０の他方の端子に
“１”を出力する。したがってこのアンド・ゲート２５
０の出力は、（ｊ）の信号２６２と同じ信号となって、
１０進カウンタ２４８のリセット端子Ｒに印加されてリ
セットする。一方、この１０進カウンタ２４８のクロッ
ク端子には、（ｅ）に示す基本クロック１２１が印加さ
れ、（ｊ）に示す信号２６２の立上がりと同じ時間のつ
ぎに印加された（ｅ）の基本クロック１２１の立上がり
で（ｐ）に示すクロックＳＴ２は立上がり、この基本ク
ロック１２１を５個カウントすると立下がり、さらに５
個カウントすると再び立上がる。クロックＲＴ、および
クロック２７５はクロックＳＴ２と同じものであり、そ
れをインバータ２５３で反転して、クロック２７４が得
られる。

受信用タイミング回路２８０の具体的回路およびそのタ
イミング・チャートは、第８Ａ図および第８Ｂ図に示さ
れている。

第８Ａ図において、デコーダ２８１はバス信号２７６お
よび２５６をデコードし、フリップフロップ群２８２に
印加している。ここでデコーダ２８１およびフリップフ
ロップ群２８２およびインバータ２８３は、第７Ａ図に
示したデコーダ２４４およびフリップフロップ群２４５
およびインバータ２５２にそれぞれ対応している。

（ｃ）に示す信号２８８は、（ｄ）に示すバス信号２５
６の値が変わるごとに出力される信号で、（ａ）の基本
クロック１２１の１サイクル分のパルス幅を有し、
（ｂ）のバス信号２７６の値の２３の後半から０の前半
において“１”を示す。

（ｅ）に示す信号２８７は、（ｄ）に示すバス信号５２
６の値が変わるごとに、（ｂ）に示すバス信号２７６の
値が９を示すときに、（ａ）の基本クロック１２１の１
サイクル分のパルス幅で出力される。

（ｈ）に示す信号２８９は、（ｄ）に示すバス信号５２
６の値が１を示した時であって、（ｂ）のバス信号２７
６の値が９を示した後半から１０を示す前半において
“１”を示す。

（ｇ）に示す信号２９３は、（ｄ）に示すバス信号５２
６の値が０を示した時であって、（ｂ）のバス信号２７
６の値が１６を示した後半から１７を示す前半において
“１”を示す。

（ｉ）に示す信号２９４は、（ｄ）に示すバス信号５２
６の値が１を示した時であって、（ｂ）のバス信号２７
６の値が１６を示した後半から１７を示す前半において
“１”を示す。

（ｊ）に示す信号２９６は、（ｄ）に示すバス信号５２
６の値が２を示した時であって、（ｂ）のバス信号２７
６の値が１６を示した後半から１７を示す前半において
“１”を示す。

（ｋ）に示す信号２９７は、（ｄ）に示すバス信号５２
６の値が３を示した時であって、（ｂ）のバス信号２７
６の値が１６を示した後半から１７を示す前半において
“１”を示す。

（ｆ）に示す信号２９０は、（ｄ）に示すバス信号５２
６の値が０，１，２，３を示すときにおいて、（ｂ）に
示すバス信号２７６の値が１０を示した後半から１５を
示し終った時までに、６個のパルスとなって出力され
る。

第９図には送信レジスタ６０の具体的な回路例が示され
ており、そのタイミング・チャートは、第２Ｂ図（ａ）
〜（ｅ）に示すようになっている。

６１は９ビットのシリアルイン・シリアルアウト・（Ｓ
／Ｓ）レジスタであり、第２Ｂ図（ａ）に示すマップ信
号３８６を記号入力ＳＩに受け、（ｂ）の信号２３１を
オア・ゲート６３を介してクロック端子に受けて、
（ａ）のマップ信号３８６のフレーム０をロードする。
つぎに（ｃ）に示すＸＳＹＮのタイミングで（ｄ）のＸ
ＣＬＫをアンド・ゲート６２でアンドして、オア・ゲー
ト６３を介してクロック端子に受けて、９ビットｓ／ｓ
レジスタ６１は、（ｃ）のＸＳＹＮの間、すでにロード
されているフレーム０を出力端子ＳＯより出力し、アン
ド・ゲート６４において、（ｃ）のＸＳＹＮとアンドを
とり、（ｅ）のデータ出力ＤＯＵＴとして出力する。

以下同様にして、フレーム１をロードし、そのフレーム
をＤＯＵＴとして出力している。

第１０図には、受信レジスタ８０の具体的な回路例が示
されており、そのタイミング・チャートは第２Ｂ図
（ｇ）〜（）に示されている。第１０図の構成は、第
９図の構成とインバータ８２が付加されている以外はほ
ぼ同一である。第１０図のデータ入力ＤＩＮは、第９図
のマップ信号３８６に対応し、以下同様にして、ＲＣＬ
ＫはＸＣＬＫに、ＲＳＹＮはＸＳＹＮに、信号２３２は
２３１に、被デマップ信号９０はデータ出力ＤＯＵＴ
に、９ビットＳ／Ｓレジスタ８１は６１に、アンド・ゲ
ート８３は６２にオア・ゲート８４は６３にそれぞれ対
応しているが、アンド・ゲート８５の一方の端子には、
第２Ｂ図（）の信号２３３が印加されて、（ａ）に示
すマップ信号３８６と同じ期間に９ビットＳ／Ｓレジス
タ８１の出力を（ｊ）の被デマップ信号９０として同期
受信回路４００に送出している。

第１１図（ａ）はＰＬＬ回路１００の回路構成を示して
おり、１０１は、たとえば３．０７２ＭHzのクロック１
０５を発振する発振器である。１１０は分周回路であ
り、このクロック１０５を受けて、（ｂ）の表に示す信
号１６１，１６２，１６３に制御されて、１５，１６ま
たは１７分周している。信号１６３，１６２，１６１が
それぞれ“０”，“１”，“１”を示した時には位相遅
れすなわち、基本クロック１２１の周波数が低いと判断
して、その分周比を１５とし、基本クロック１２１の周
波数を高くし、“１”，“０”，“０”を示した時に
は、位相遅れも進みもないものと判断してその分周比は
１６とし、“１”，“０”，“１”を示した時には位相
が進んでいる、すなわち基本クロック１２１の周波数が
高いものと判断して、その分周比を１７とし、基本クロ
ック１２１の周波数を低くすることにより、ＸＳＹＮに
同期した１９２ＫHzの基本クロック１２１を得ている。
この分周回路１１０では、さらに３．０７２ＭHzのクロ
ック１０５を第１１図（ｂ）に示すように、３，４また
は５を分周して、７６８ＫHzの周波数の信号１２８を得
ている。また分周回路１１０では、基本クロック１２１
を２４分周して８ＫHzの周波数の信号１２６を得てお
り、また、信号１２８とタイミングは異なるものの、そ
の周波数は同じである信号１２７を出力している。

１３０は位相比較回路であり、ＸＳＹＮと信号１２６，
１２７を受けて、ＸＳＹＮと信号１２６の位相を比較し
ている。この比較は１２５μsごとに行われ、信号１２
６の位相が進んでいるときには信号１４１を出力し、位
相が遅れているときには信号１４２を出力し、比較が行
われない期間においては両信号１４１，１４２はともに
“０”を示す。

分周比制御回路１５０ではクロック１０５と、位相進み
をあらわす信号１４１，位相遅れをあらわす信号１４
２，および信号１２８を受けて、信号１４１が“１”の
ときには位相が進んでいると判断して信号１６３，１６
２，１６１を“１”，“０”，“１”とし、信号１４２
が“１”のときには位相遅れと判断して信号１６３，１
６２，１６１を“０”，“１”，“１”とし、信号１４
１，１４２がともに“０”であるときには“１”，
“０”，“１”を出力している。

第１２Ａ図は分周回路１１０の具体的回路例を示してお
り、第１２Ｂ図はそのタイミング・チャートを示してい
る。

第１２Ａ図の１１１は１６進カウンタであり、そのクロ
ック端子には、第１２Ｂ図（ａ）のクロック１０５が印
加され、そのロード端子ＬＤにはキャリー端子ＣＲＹの
出力がインバータ１１７を介して印加されている。

さらにこの１６進カウンタ１１１のデータ端子Ｄ０，Ｄ
１，Ｄ２，Ｄ３は、それぞれ信号１６１，１６２，１６
３および＋５Ｖである“Ｈ”が印加され、出力Ｑ１およ
びＱ２はアンド・ゲート１１２に接続されて（ｅ）に示
す信号１２９を得ている。

位相遅れのとき、すなわち信号１６３，１６２，１６１
が“０”，“１”，“１”のときにキャリーＣＲＹが出
力されると、インバータ１１７を介して第１２Ｂ図
（ｂ）に示す信号１２８がロード端子ＬＤに印加された
１６進カウンタ１１１は、第１２Ｂ図（ｃ）のカウント
値１１をロードし、（ａ）のクロック１０５をカウント
・アップしてそのカウント数が１１，１４，１５になる
とそれぞれ出力Ｑ１が“１”を示し、また出力Ｑ２はカ
ウント数が１２ないし１５において“１”を示すから、
そのアンドをとって（ｅ）に示す信号１２９を得る。そ
のため、（ｅ）に示す信号１２９は、（ｄ）のカウンタ
１１１のＱ０〜３の値が１４と１５を示すときに“１”
を示すことになる。

位相進みのときすなわち信号１６３，１６２，１６１が
“１”，“０”，“１”のときにキャリーＣＲＹが出力
されると、１６進カウンタ１１１は、第１２Ｂ図（ｃ）
の１３をロードされ、クロック１０５をカウント・アッ
プしてそのカウント数が１４，１５，になると、それぞ
れ出力Ｑ１が“１”を示し、また出力Ｑ２はカウント数
が１３ないし１５において“１”を示すから、そのアン
ドをとって（ｅ）に示す信号１２９を得る。

同様に、位相の進みも遅れもないとき、すなわち信号１
６３，１６２，１６１が“１”，“０”，“０”のとき
にキャリーＣＲＹが出力されると、１６進カウンタ１１
１は第１２Ｂ図（ｃ）のカウント値１２をロードされ、
クロック１０５をカウント・アップして、そのカウント
数が１３，１４，１５になると、それぞれ出力Ｑ１が
“１”を示し、また出力Ｑ２はカウント数が１２ないし
１５において“１”を示すから、そのアンドをとって
（ｅ）に示す信号１２９を得る。

１１３および１１４はＤフリップフロップであり、フリ
ップフロップ１１３のデータ端子Ｄには（ｅ）の信号１
２９が印加され、そのクロック端子にはクロック１０５
がインバータ１１６を介して印加され、出力Ｑはフリッ
プフロップ１１４のデータ端子に印加される。フリップ
フロップ１１４のデータ端子にはクロック１０５が印加
され、その出力Ｑからは信号１２９の（ａ）のクロック
１０５の１サイクル分だけ遅れた（ｆ）に示す信号１２
７が得られる。この信号１２７は９６進カウンタ１１５
に印加されて、１／４に分周された信号１２１と１／９
６に分周された信号１２６とが得られる。

第１３Ａ図には、位相比較回路１３０の具体的な回路例
が示され、第１３Ｂ図にはそのタイミング・チャートが
示されている。

１３１ないし１３３はＤフリップフロップであり、第１
３Ｂ図（ｂ）に示す信号１２６がＤフリップフロップ１
３１のデータ端子Ｄに印加され、そのクロック端子に
（ａ）のＸＳＹＮがインバータ１３７を介して印加され
ると、その出力Ｑおよびノット出力Ｑには（ｃ）の１４
３および（ｄ）の１４４が出力される。ここでは（ａ）
のＸＳＹＮに対し（ｂ）の信号１２６が遅れているとき
には（ｃ）の信号１４３は“０”を示し、進んでいると
きには“１”を示すことになる。

（ｅ）の信号１２７はフリップフロップ１３２，１３３
のクロック端子に印加され、フリップフロップ１３２の
データ端子ＤにはＸＳＹＮがインバータ１３７を介して
印加される。その出力である（ｆ）に示す信号１４５は
ナンド・ゲート１３４の一方の入力端子に印加され、こ
の信号１４５はフリップフロップ１３３のデータ端子Ｄ
に印加されて、その出力Ｑには（ｇ）に示す信号１４６
が得られ、これが、ナンド・ゲート１３４の他方の入力
端子にインバータ１３８を介して印加される。信号１４
５，１４６のアンドをとりそれを反転して（ｈ）の信号
１４７が得られる。

（ｃ）の信号１４３と（ｈ）の信号１４７はノア・ゲー
ト１３５に入力されて、（ｉ）に示す信号１４１が得ら
れる。また、（ｄ）の信号１４４と（ｈ）の信号１４７
はノア・ゲート１３６に印加されて、（ｊ）に示す信号
１４２が得られる。この（ｉ）および（ｊ）の信号１４
１，１４２はともに、ＸＳＹＮの立下りの直後に信号１
２６から得られたデータのみを有効にするものである。

第１４Ａ図は分周比制御回路１５０の具体的回路例を示
し、第１４Ｂ図にそのタイミング・チャートが示されて
いる。

１５１ないし１５５はＤフリップフロップであり、その
データ端子Ｄが＋５Ｖすなわち“１”に接続されたＤフ
リップフロップ１５２のクロック端子に、第１４Ｂ図
（ａ）の位相の進みを示す信号１４１が印加されると、
（ｂ）に示す信号１６５が得られ、インバータ１５７を
介して（ｅ）のクロック１０５を印加されているフリッ
プフロップ１５３のデータ端子Ｄに（ｆ）に示す信号１
２８が印加されて、その出力ＱがＤフリップフロップ１
５４，１５５のクロック端子に印加される。

一方、位相遅れを表わす（ｃ）の信号１４２はこの時点
では“０”であるために、フリップフロップ１５１の出
力Ｑである（ｄ）の信号１６４は“０”である。そこで
（ｈ）および（ｇ）の信号１６２，１６３は時間ｔ₁以
前ににおいて、それぞれ“０”，“１”を示し、Ｄフリ
ップフロップ１５５のノットＱ出力と（ｇ）の信号１６
３を印加されたナンド・ゲート１５６は（ｉ）に示す信
号１６１を出力して“１”とする。この信号１６１は時
間ｔ₁の以前においては“０”を示す。

第１４Ｂ図の時間ｔ₁以後において、（ｆ）の信号１２
８が“０”を示し、この信号１２８の立上りの次に印加
された（ｅ）の信号１０５の後縁すなわち時間ｔ₂にお
いて、（ｉ）の信号１６１は“１”から“０”になる。

同様にして、時間ｔ₃において、（ｉ）の信号１６１は
“０”から“１”に、（ｈ）の信号１６２は“０”から
“１”に、（ｇ）の信号１６３は“１”から“０”にな
る。この状態を第１１図（ｂ）の信号に対比するなら
ば、時間ｔ₁以前においては、第１４Ｂ図（ｇ），
（ｈ），（ｉ）の信号１６３，１６２，１６１は、それ
ぞれ“１”，“０”，“０”を示しているから、位相制
御なしの状態を示している。時間ｔ₁〜ｔ₂においては、
同じ信号１６３，１６２，１６１は、それぞれ“１”，
“０”，“１”を示しているから位相進みの状態を示し
ている。時間ｔ₃〜ｔ₄では同じく、それぞれ“０”，
“１”，“１”を示しているから位相遅れを示してい
る。時間ｔ₄以後は位相制御なしの状態を示している。

第１５Ａ図はマッピング回路３００の回路構成を示して
おり、そのタイミング・チャートを第１５Ｂ図に示す。

これはマッピングを示す第３３図、または第３４図のビ
ット番号０におけるＦビットと、ＳＹビットと、ビット
番号７の各種制御信号すなわちＣＳ′，ＣＩ′，ＲＳ，
ＥＲおよびビット番号１ないし６のデータＤ０ないしＤ
２３を集線するための回路を示している。Ｆビット送出
回路３１０は、第１５Ｂ図（ｂ）の信号２６０を受け
て、（ｃ）のＦビットを示す信号３１６“１”を出力す
る。１．２５ｍｓ後すなわち１マルチフレーム後のＦビ
ットは“０”であるために、そのときの（ｃ）の信号３
１６は“０”を示している。

ＳＤ送出回路３２０は、第１５Ｂ図（ｄ），（ｅ），
（ｆ）に示す信号２６１，２６３を受けて、送信データ
ＳＤをクロック２７４でサンプリングして信号３２６を
出力している。

ＣＳ′送出回路３３０は、送信可信号ＣＳ′を信号２６
４でサンプリングし、第１５Ｂ図（ｊ）に示す信号２６
５のタイミングで信号３３６を出力している。

ＣＩ′送出回路３４０は、被呼表示信号ＣＩ′を信号２
６４でサンプリングし、第１５Ｂ図（ｎ）に示す信号２
６７のタイミングで信号３４６を出力している。ここ
で、このＣＩ′送出回路３４０の構成は、ＣＳ′送出回
路３３０の構成に同じである。

ＳＹビット送出回路３５０は、信号５５１を受けて第１
５Ｂ図（ｋ）に示す信号２７１のタイミングで、信号３
５６を出力している。

ＲＳ送出回路３６０は、送出要求信号ＲＳを受けて信号
２６４でサンプリングして、第１５Ｂ図（）の信号２
７０のタイミングで、信号３６６を送出している。

ＥＲ送出回路３７０は、データ端末レディ信号ＥＲを信
号２６４でサンプリングし、第１５Ｂ図（ｍ）に示す信
号２７２のタイミングで、信号３７６を出力している。
ここで、このＥＲ送出回路３７０の構成は、ＣＳ′送出
回路３３０の構成に同じである。

集線回路３８０は、第１５Ｂ図（ｃ）および（ｇ）の信
号３１６，３２６と、信号３３６，３４６，３５６，３
６６，３７６，を集線してオアをとり、第１５Ｂ図
（ｐ）に示すマップ信号３８６を出力している。

第１６Ａ図は、Ｆビット送出回路３１０の具体的な回路
の一例を示しており、第１６Ｂ図はその各部の波形を示
すタイミング・チャートである。

３１１はＤフリップフロップであり、そのノットＱ出力
の第１６Ｂ図（ｂ）に示す信号３１７がそのデータ端子
Ｄに接続されており、そのクロック端子（ａ）の１．２
５ｍｓ間隔の信号２６０がインバータ３１３を介して印
加される。この（ｃ）の信号３１６と（ａ）の信号２６
０とがアンド・ゲート３１２でアンドされて（ｃ）の信
号３１６を出力している。（ｃ）の信号３１２は１０フ
レームごとにフレームのスタートにおいて出力される。

第１７Ａ図は、ＳＤ送出回路３２０の具体的な回路の一
例を示し、第１７Ｂ図はその回路各部の信号のタイミン
グ・チャートである。

２４ビットのシリアル・パラレル交換をするＳ／Ｐレジ
スタ３２１では、第１７Ｂ図（ｂ）に示す送信データＳ
Ｄを（ａ）のクロック２７４でサンプリングし、レジス
タにロードして並列に出力している。ここで、（ａ）の
クロック２７４は１０フレームの期間１．２５ｍｓを２
４等分する信号であり、これは１９．２Ｋbpsの周波数
を有している。（ｂ）の送信データＳＤは端末側から送
られてきた０〜２３のデータを示している。

Ｓ／Ｐレジスタ３２１から並列にデータを受けた２４ビ
ットのパラレル・シリアル変換をするＰ／Ｓレジスタ３
２２では、（ｃ）に示す信号２６２のタイミングで受け
たデータをロードし、（ｄ）の信号２６１のタイミング
で（ｅ）の信号２６３の期間にアンド・ゲート３２３を
介して、時間軸を拡大して示した（ｆ），（ｇ），
（ｈ），（ｉ）のうち、（ｉ）の信号３２６を出力す
る。

ここで（ｈ）の信号２６３のくり返し周期は１２５μs
であり、（ｈ）の１つの信号２６３の期間中の（ｇ）の
信号２６１のくり返し周波数は、１９２Ｋbps相当で、
各６個づつのデータを１２５μs間隔で１．２５ｍｓの
間に４回送出している。

第１８Ａ図は、ＣＳ′送出回路３３０の具体的な回路の
一例を示し、第１８Ｂ図は、その回路各部の信号のタイ
ミング・チャートである。

Ｄフリップフロップ３３１のデータ端子Ｄには、第１８
Ｂ図（ｂ）の送信可信号ＣＳ′が印加され、そのクロッ
ク端子には（ａ）の信号が１．２５ｍｓの間隔で印加さ
れ、その出力Ｑの信号と（ｃ）の信号２６５とがアンド
・ゲート３３２に印加されて、（ｄ）に示す信号３３６
が出力される。そこの信号３３６は送信可信号ＣＳ′の
ＰＣＭ伝送路への送出タイミングを示している。

このＣＳ′送出回路３３０の動作は、ＣＩ′送出回路３
４０およびＥＲ送出回路３７０の動作と同じであり、送
信可信号ＣＳ′を被呼表示信号ＣＩ′またはデータ端末
レディ信号ＥＲと呼び代え、また信号２６５を信号２６
７または信号２７２と呼び代え、出力である信号３３６
を信号３４６または信号３７６と呼び代えることができ
る。

第１９Ａ図はＳＹビット送出回路３５０の具体的な回路
の一例を示し、第１９Ｂ図はその回路各部の信号のタイ
ミング・チャートを示している。ここで、アンド・ゲー
ト３５１には第１９Ｂ図（ａ）および（ｂ）に示す信号
５５１および１．２５ｍｓ間隔の信号２７１が印加さ
れ、そのアンドをとって、（ｃ）の信号３５６を出力し
ている。この信号３５６はＳＹビットのＰＣＭ伝送路へ
の送出タイミングを指示している。

第２０Ａ図はＲＳ送出回路３６０の具体的な回路の一例
を示し、第２０Ｂ図はその回路各部の信号のタイミング
・チャートを示している。

Ｄフリップフロップ３６１のデータ端子Ｄには、第２０
Ｂ図（ｂ）の送信要求信号ＲＳが印加され、そのクロッ
ク端子には（ａ）に示す信号２６４が印加され、その出
力Ｑには（ｃ）に示す信号３６８が出力される。（ｃ）
の信号３６８と（ｂ）の送信要求信号ＲＳはオア・ゲー
ト３６３に印加され、オアされて、Ｄフリップフロップ
３６２のデータ端子Ｄに印加される。このＤフリップフ
ロップ３６２のクロックは、（ａ）の信号２６４が印加
され、その出力Ｑには（ｄ）の信号３６７が出力され
る。この（ｄ）の信号３６７は第３８図の送信ＲＳに同
じものである。

信号３６８は前回すなわち１．２５ｍｓ前の送信要求信
号ＲＳの値を示しており、この前回のＲＳ（信号３６
８）が“０”で今回のＲＳが“０”であると、（ｄ）の
信号３６７は、“０”であり、前回のＲＳが“０”で今
回のＲＳが“１”であると、信号３６７は“１”であ
り、前回のＲＳが“１”で今回のＲＳが“０”であると
信号３６７は“１”であり、前回のＲＳが“１”で今回
のＲＳが“０”であると信号３６７は“１”である。要
約すると前回のＲＳと今回のＲＳのいずれかが“１”で
あれば信号３６７は“１”を示す。

この信号３６７と第２０Ｂ図（ｅ）の信号２７０とはア
ンド・ゲート３６４に印加されて、アンドされ（ｆ）に
示す信号３６６を出力する。この信号３６６は、送信要
求信号ＲＳをＰＣＭ伝送路に送出するためのタイミング
を示している。

第２１Ａ図は集線回路３８０の具体的な回路の一例を示
し、第２１Ｂ図はその回路各部の信号のタイミング・チ
ャートである。

第２１Ｂ図（ａ）の信号３１６，（ｄ）の信号３２６，
（ｅ）の信号３３６，（ｇ）の信号３４６，（ｃ）の信
号３５６，（ｂ）の信号３６６，および（ｆ）の信号３
７６がオア・ゲート３８１に印加されて（ｈ）に示すマ
ップ信号３８６を出力する。したがって、１０フレーム
からなるマルチ・フレームの最初にＦビットが、つぎの
６ビットにデータＤ０〜５が、最初のフレームの最後の
ビットに送信要求信号ＲＳが送出される。

第２のフレームの最初のビットでＳＹビットが、つぎの
６ビットにデータＤ６〜１１が、最後のビットに送信可
信号ＣＳ′が送出される。

第３のフレームの最初のビットは“０”で、つぎの６ビ
ットにデータＤ１２〜１７が、最後のビットに（ｆ）に
示す信号３７６のデータ端末レディ信号ＥＲが送出され
る。

第４のフレームの最初のビットは“０”で、つぎの６ビ
ットにデータＤ１８〜２３が、最後のビットに（ｇ）に
示す信号３４６の被呼表示信号ＣＩ′が送出される。

第５のフレームから第１０のフレームの間この（ｈ）の
信号３８６は、すべて“０”を示す。このようにして、
第３３図に示したマッピングが実行される。

第２２Ａ図はデマッピング回路４００の構成図を示して
おり、第２２Ｂ図にその各部の波形のタイミング・チャ
ートを示している。

Ｆビット受信回路４１０では、第２２Ｂ図（ｂ）の被デ
マップ信号９０から、Ｆビット信号を検出し、どのフレ
ーム番号（フレーム０〜９）のＦビットであるかを示す
バス信号５２６を出力し、フレーム同期がとれた状態に
あるか否かを示す信号５０１を出力している。ここで、
Ｆビットを検出するために、基本クロック１２１と、バ
ス信号２８６に含まれる信号２８７，２８８が用いら
れ、信号２８７は第２２Ｂ図（ｃ）に示すように各フレ
ームの第１ビットの位置のタイミングで印加されてい
る。信号２８８はバス信号５２６を出力するタイミング
を示すために、各フレームごとに印加されている。

ＲＤ受信回路５６０では、第２２Ｂ図（ｂ）の被デマッ
プ信号９０を（ｄ）の信号２９０でサンプリングし、
（ｅ）に示す信号２６２のタイミングで（ｆ）に示す信
号２７５の期間に、サンプルされた（ｇ）の受信データ
ＲＤを端末側へ出力している。この（ｇ）の受信データ
ＲＤは、端末機器の動作に適した、たとえば１９．２Ｋ
bpsの速度となっている。

ＣＳ受信回路５８０では、第２２Ｂ図（ｂ）の被デマッ
プ信号９０を（）の信号２９４でサンプルして、
（ｍ）の送信可信号ＣＳを取り出している。ここで信号
５５１が“１”であるときにのみ送信可信号ＣＳが送出
される。

ＣＩ受信回路５９５では、第２２Ｂ図（ｂ）の被デマッ
プ信号９０を（ｑ）の信号２９７でサンプルして、
（ｒ）の被呼表示信号ＣＩを取り出し送出している。

ＳＹビット受信回路５３０では、第２２Ｂ図（ｂ）の被
デマップ信号９０を（ｈ）の信号２８９でサンプルし
て、そのサンプル結果を信号５０１が“１”のときにお
いてのみ、信号５５１として送出する。

ＣＤ受信回路５７０では、第２２Ｂ図（ｂ）の被デマッ
プ信号９０を（ｉ）の信号２９３でサンプリングして、
その結果を（ｊ）の信号２６４のタイミングで（ｋ）に
示す受信キャリア検出信号ＣＤとして出力している。

ＤＲ受信回路５９０はＣＩ受信回路５９５と同じ動作を
し、信号２９７を（ｎ）の信号２９６に被呼表示信号Ｃ
Ｉを（ｐ）のデータ・セット・レディ信号ＤＲと呼び代
えることができる。

第２３Ａ図はＦビット受信回路４１０の内部構成を示す
図であり、第２３Ｂ図はその各部の波形のタイミング・
チャートを示している。ここで第２３Ｂ図（ｂ）には、
被デマップ信号９０のＦビットのみが表示されており、
他のデータ信号や制御信号はすべて“０”として表示さ
れている。

フレームカウンタ４２０では、基本クロック１２１と第
２３Ｂ図（ａ）の信号２８７とを受けて（ｃ）のバス信
号４４０を出力している。この（ｃ）のバス信号４４０
はフレームの番号０〜９を示しており、このフレーム番
号が０のときに（ａ）の信号２８７のタイミングで
（ｄ）の信号４４１を出力している。（ｇ）の信号５０
１が“０”の場合に（ｆ）に示す信号４７１を受けたと
きには、フレーム・カウントの出力であるバス信号４４
０をカウント・アップすることができず、（ｅ）の信号
４７０を受けると、カウント・アップすることが可能と
なり、（ａ）の信号２８７が印加されるごとに、（ｃ）
のバス信号４４０の内容を０からカウント・アップして
９にし、再び０に戻す。ここで（ｆ）の信号４７１が印
加されるとカウント・アップはされず、（ｅ）の信号４
７０が印加されたときにカウント・アップすることが可
能となる。

（ｇ）の信号５０１が“１”の場合には、（ｅ）の信号
４７０および（ｆ）の信号４７１の印加されるか否かに
かかわらず、（ａ）の信号２８７をフレーム・カウンタ
４２０はカウント・アップして、（ｃ）のバス信号４４
０の内容を０〜９へ、さらに０に戻し再び９へとカウン
トする動作を続ける。

比較回路４５０で、（ｇ）の信号５０１が“０”の場合
に、（ｂ）のＦビットのみを表わす被デマップ信号９０
を、（ｄ）の信号４４１のタイミングで比較回路４５０
内のフリップ・フロップの回路状態と比較し、一致が得
られれば、Ｆビットを検出したことになるから（ｅ）の
信号４７０を出力し内部のフリップフロップの状態を反
転し、不一致であれば、Ｆビットを検出していないこと
になるために、（ｆ）の信号４７１を出力し、内部のフ
リップフロップの状態は反転されない。

（ｇ）の信号５０１が“１”の場合には、（ｂ）のＦビ
ットのみを表わす被デマップ信号９０と内部のフリップ
フロップの状態との一致または不一致にかかわらず、
（ｄ）の信号４４１が印加されるごとに、フリップフロ
ップの状態は反転する。

保護回路４８０では、基本クロック１２１を印加されて
おり、（ｆ）の不一致を表わす信号４７１が２回繰り返
して印加されると、同期がはずれたものとして（ｇ）の
信号５０１を“０”とし、一致を表わす（ｅ）の信号４
７０が４回繰り返されて印加されると、フレーム同期が
なされたものとして（ｇ）の信号５０１は“１”にな
る。このようにすることによって、たとえ雑音を受けた
としても、ただちに同期状態を表わす信号５０１が変化
しないようにすることにより、保護をしている。

バス信号４４０を受けたラッチ回路５２０は、信号２８
８のタイミングでラッチした（ｃ）のバス信号４４０の
内容（フレーム番号）をバス信号５２６として送出す
る。

第２４Ａ図には、フレーム・カウンタ４２０の具体的な
回路例が示されており、第２４Ｂ図にはその回路の各部
の波形のタイミング・チャートが示されている。

Ｄフリップフロップ４２１のクロック端子には第２４Ｂ
図（ａ）の基本クロック１２１がインバータ４３０を介
して印加され、そのデータ端子Ｄには、（ｂ）の信号２
８７が印加されて、その出力Ｑには（ｃ）の信号４４２
が得られる。

一方Ｄフリップフロップ４２２のクロック端子には、
（ｈ）の一致を表わす信号４７０がインバータ４３１を
介して印加され、そのデータ端子Ｄは＋５Ｖに接続され
て“１”となっており、そのリセット端子には、不一致
を表わす信号４７１が印加されている。（ｈ）の一致を
表わす信号４７０が印加されると、Ｄフリップフロップ
４２２の出力Ｑの（ｄ）の信号４４５は“１”となり、
この状態は不一致を表わす信号４７１が印加されるまで
続く。（ｄ）の信号４４５と信号５０１と（ｇ）の信号
４４４とが２つのオア・ゲート４２８，４９２でオアさ
れて、その出力は１０進のカウンタ４２４のイネーブル
端子に印加される。このイネーブル端子が“１”である
ときに（ｃ）の信号４４２が１０進のカウンタ４２４に
印加されるごとにカウント・アップする。

このカウンタ４２４の出力Ｑ０，Ｑ１，Ｑ２，Ｑ３はオ
ア・ゲート４２５のノア・ゲート４２６を介して、第２
４Ｂ図（ｉ）の信号４４１が得られる。この信号４４１
は、（ｅ）のバス信号の内容であるフレーム番号が０
で、かつ（ｂ）のフレームの先頭を表わす信号２８７が
印加されたときに“１”を示し、Ｆビット信号の存在を
表わしている。

Ｄフリップフロップ４２３のクロック端子には、第２４
Ｂ図（ａ）の基本クロック１２１が印加され、そのデー
タ端子Ｄには、オア・ゲート４２５の出力が印加されて
おり、（ｅ）のバス信号４４０の値が１〜９のときに
“１”を示す（ｇ）の信号４４４が出力される。

オア・ゲート４２９の出力を印加されたカウンタ４２４
のイネーブル端子ＥＮＢが“１”になるのは、フレーム
同期の確立を表わす信号５０１が“１”であるとき、
（ｈ）の一致を表わす信号４７０が印加されたとき、お
よび、カウンタ４２４の出力である（ｅ）のバス信号４
４０の値が１〜９のとき、すなわち（ｇ）の信号４４４
が“１”のときである。

このようにして、イネーブル端子ＥＮＢが“１”のとき
に、カウンタ４２４はカウント・アップし、（ｅ）のバ
ス信号４４０の内容が９になると、カウンタ４２４の各
出力Ｑ_A，Ｑ_Dおよびインバータ４３２，４３３を介して
出力Ｑ_B，Ｑ_Cを印加されたナンド・ゲート４２７は、
（ｆ）の信号４４３を“１”から“０”にしてロード端
子ＬＤに印加して０をロードし、再びカウント・アップ
がなされる。

第２５Ａ図は、比較回路４５０の具体的回路の一例を示
し、第２５Ｂ図は、その回路各部の波形のタイミング・
チャートを示している。ここで第２５Ｂ図（ｃ）には、
被デマップ信号９０のＦビットのみが表示されており、
他のデータ信号や制御信号はすべて“０”として表示さ
れている。

Ｄフリップフロップ４５３のデータ端子は、そのノット
Ｑ出力に接続されているから、クロック端子に印加され
る第２５Ｂ図（ｊ）の信号４７５が印加されるごとに、
その出力Ｑの（ｄ）の信号４７２は反転する。このＤフ
リップフロップ４５３の出力Ｑの（ｄ）の信号４７２
と、（ｃ）のＦビットのみを表わした被デマップ信号９
０とは、エクスクルーシブ・オア・ゲート４５８で排他
的にオアされ、その出力は、インバータ４６０を介して
ナンド・ゲート４５４に、および直接にナンド・ゲート
４５５に印加される。これらのナンド・ゲート４５４お
よび４５５には、（ｂ）の信号４４１が印加されてお
り、各ナンド・ゲート４５４と４５５の出力である
（ｅ）の信号４７３と（ｆ）の信号４７４とは、それぞ
れ、Ｄフリップフロップ４５１，４５２のデータ端子Ｄ
に印加されている。

これらのＤフリップフロップ４５１および４５２のクロ
ック端子には、ともにインバータ４５９を介して（ａ）
の基本クロック１２１が印加されており、Ｄフリップフ
ロップ４５１の出力Ｑには（ｈ）の信号４７０が、４５
２の出力Ｑには（ｉ）の信号４７１が出力される。ここ
で（ｈ）の信号４７０は、（ｃ）の被デマップ信号９０
と（ｄ）の信号４７２が一致したときに出力（“０”）
され、不一致のときには（ｉ）の信号４７１が出力
（“０”）される。

Ｄフリップフロップ４５２のノットＱ出力と（ｇ）の信
号５０１はアンド・ゲート４５６でアンドされて、その
出力はノア・ゲート４５７に印加され、Ｄフリップフロ
ップ４５１のノットＱ出力とノアをとって、（ｊ）の信
号５０１はフレーム同期が確立しているときに“１”を
示す信号であり、“０”を示しかつ４７１が“０”のと
きには、フリップフロップ４５３の反転をせしめない。
信号５０１が“１”で信号４７１が“０”のとき（不一
致のとき）には、Ｄフリップフロップ４５３の反転をせ
しめる。信号５０１の値のいかんにかかわらず信号４７
０が“０”のとき（一致のとき）には、Ｄフリップフロ
ップ４５３を反転する。

第２６Ａ図には、保護回路４８０の具体的な回路の一実
施例が示されており、第２６Ｂ図にはその各部における
波形のタイミング・チャートが示されている。

Ｄフリップフロップ４８２のノットＱ出力はそのデータ
端子Ｄに接続され、そのクロック端子には、第２６Ｂ図
（ａ）の一致を表わす信号４７０が印加され、そのＱ出
力には（ｂ）の信号５０２が得られる。

この（ｂ）の信号５０２と（ａ）の信号４７０とはオア
・ゲート４８８に印加されて、オアされ、（ｃ）の信号
５０３が得られ、これがアップ・ダウン・カウンタ４８
１のアップ・カウント端子ＵＣに印加される。このアッ
プ・ダウン・カウンタ４８１の端子Ａは“１”（＋５
Ｖ）に、端子Ｂ，Ｃ，Ｄは“０”に設定され、ロード端
子ＬＤに“０”が印加されると、出力端子Ｑ０は“１”
に、Ｑ１，Ｑ２，Ｑ３は“０”にセットされる。アップ
・ダウン・カウンタ４８１のダウン・カウント端子ＤＣ
には、（ｄ）の信号４７１が印加されている。

（ｅ）の出力端子Ｑ０が“１”で、Ｑ１〜Ｑ３がすべて
“０”のときに（ｃ）の信号５０３がアップ・カウント
端子ＵＣに印加されると、（ｅ）の出力端子Ｑ０〜Ｑ３
のカウント値は２になり、そのために出力端子Ｑ１は
“１”となる。つぎに（ｃ）の信号５０３が“１”から
“０”になるときに、インバータ４９１を介して信号５
０３が印加されたナンド・ゲート４８９の出力は、
（ｆ）の信号５０４のように“１”から“０”になる。
この（ｆ）の信号５０４をデータ端子Ｄに受けたＤフリ
ップフロップ４８３では、（ｇ）の基本クロック１２１
をクロック端子に受けて、（ｈ）に示す信号５０５を
“１”から“０”にする。この（ｈ）の信号５０５をプ
リセット端子ＰＲに受けたＤフリップフロップ４８５
は、出力Ｑを（ｉ）の信号５０１に示すように、“０”
から“１”にする。

フリップフロップ４８３のノットＱ出力は、Ｄフリップ
フロップ４８６のデータ端子に印加され、そのクロック
端子には基本クロック１２１がインバータ４９２を介し
て印加され、その出力Ｑには（ｊ）の信号５０６の最初
の“０”を示す信号とは逆極性の信号が得られ、これ
が、ノア・ゲート４９０を介して（ｊ）の信号５０６と
なる。

この（ｊ）の信号５０６はアップ・ダウン・カウンタ４
８１のロード端子ＬＤに印加され、その端子Ａ〜Ｄの値
すなわち１をロートするために、（ｅ）の出力Ｑ０〜Ｑ
３の値は再び１になる。

アップ・ダウン・カウンタ４８１のダウン・カウント端
子ＤＣに（ｄ）の不一致をあらわす信号４７１が印加さ
れると、（ｅ）の出力Ｑ０〜Ｑ３は０を示し、（ｄ）の
信号４７１の２つ目の“０”を示す信号が印加される
と、アップ・ダウン・カンウタ４８１のカウント値は負
になってしまうために、ボロー端子ＢＲＷから“０”を
示す（ｋ）の信号５０９を出力する。

この信号５０９はフリップフロップ４８４のデータ端子
に印加され、そのクロック端子には、（ｇ）の基本クロ
ック１２１が印加されて、そのノットＱ出力には（）
の信号５０７が得られる。

この（）の信号５０７は、Ｄフリップフロップ４８５
のクロック端子に印加されて、その出力Ｑの（ｉ）に示
す信号５０１は“１”から“０”になる。（）の信号
５０７はＤフリップフロップ４８７のデータ端子Ｄにも
印加され、その出力Ｑは（ｍ）の信号５０８に示すよう
になる。この（ｍ）の信号５０８はノア・ゲート４９０
に印加され、（ｊ）の信号５０６の２つ目の“０”を示
す信号を得て、この信号５０６がアップ・ダウン・カウ
ンタ４８１のロード端子ＬＤに印加されて、端子Ａ〜Ｄ
に設定された値１をロードするために、（ｅ）の出力Ｑ
０〜Ｑ３の値は再度１を示す。

このようにして、（ａ）の信号４７０によりアップ・カ
ウントをし、（ｄ）の信号４７１によりダウン・カウン
トをする動作が続けられ、（ａ）の一致を示す信号４７
０が４回連続して印加されると、（ｉ）の信号５０１は
“０”から“１”になり、そこで（ｄ）の不一致を示す
信号４７１が連続して２回印加されると、（ｉ）の信号
５０１は“１”から“０”になる。

第２７図はラッチ回路５２０の具体的な回路の一例を示
している。ここで、ラッチ５２１には、データ端子Ｄ０
〜Ｄ３にフレーム番号を表わすバス信号４４０を受け
て、信号２８８（第８図（ｃ）参照）の印加されるごと
に、出力Ｑ０〜Ｑ３をバス信号５２６（第８Ｂ図（ｄ）
参照）として出力する。

第２８Ａ図はＳＹビット受信回路５３０の具体的な回路
の一実施例を示しており、その各部の波形のタイミング
・チャートが第２８Ｂ図に示されている。ここで第２８
Ｂ図（ｂ）の被デマップ信号９０は、ＳＹビットのみを
表わし、他のデータ信号や制御信号は“０”として示し
た。

Ｄフリップフロップ５３１，５３２，５３３のリセット
端子Ｒには、信号５０１が２つのインバータ５４２，５
４３を介して印加され、信号５０１が“１”のときに、
Ｄフリップフロップ５３１のデータ端子Ｄには、第２８
Ｂ図（ｂ）の被デマップ信号９０が印加され、そのクロ
ック端子には、（ａ）の信号２８９が印加され、その出
力Ｑには（ｃ）の信号５５２が得られる。この信号５５
２は、Ｄフリップフロップ５３２のデータ端子Ｄに印加
され、その出力端子Ｑには、（ｄ）の信号５５３が得ら
れる。この信号５５３は、Ｄフリップフロップ５３３の
データ端子に印加され、その出力Ｑには、（ｅ）の信号
５５４が得られる。

Ｄフリップフロップ５３１，５３２，５３３の各ノット
Ｑ出力は、ノア・ゲート５３７に印加され、その出力は
Ｄフリップフロップ５３４のデータ端子に印加されてい
る。このＤフリップフロップ５３４のクロック端子に
は、（ａ）の信号２８９が、インバータ５４１を介して
印刷され、その出力Ｑには（ｆ）に示す信号５５５が得
られる。

Ｄフリップフロップ５３１，５３２，５３３の各Ｑ出力
は、ノア・ゲート５３８に印加され、その出力はＤフリ
ップフロップ５３６のデータ端子に印加されている。こ
のＤフリップフロップ５３６のクロック端子には、
（ａ）の信号２８９が、インバータ５４１を介して印加
され、その出力Ｑには（ｈ）に示す信号５５６が得られ
る。

Ｄフリップフロップ５３５のデータ端子Ｄは“１”（＋
５Ｖ）になっており、そのリセット端子Ｒには、（ｈ）
の信号５５６とインバータ５４２を介した信号５０１と
がノア・ゲート５３９を介して印加されている。また、
フリップフロップ５３５のクロック端子には、（ｆ）の
信号５５５が印刷されて、信号５０１が“１”で信号５
５６が“０”であるときにはそのリセット端子Ｒは
“１”であるために、（ｆ）の信号５５５が印加される
と、その出力Ｑは（ｇ）の信号５５１に示すように、
“１”になり、その後、（ｃ），（ｄ），（ｅ）の信号
５５２，５５３，５５４がすべて“０”になったとき、
フリップフロップ５３６のデータ端子Ｄは“１”なるか
ら、そのときクロック端子にインバータ５４１を介して
印加された（ａ）の信号２８９によって、（ｈ）の信号
５５６は“０”から“１”となり、この信号５５６はノ
ア・ゲート５３９を介してＤフリップフロップ５３５の
リセット端子Ｒを“０”とするためにリセットされて、
Ｄフリップフロップ５３５の出力Ｑは、（ｇ）の信号５
５１に示すように“１”から“０”になる。

同期状態を表わす信号５０１が“０”の場合には、Ｄフ
リップフロップ５３５のリセット端子Ｒが“０”となる
ためにリセットされて、信号５５１は、つねに“０”に
なる。

この第２８Ａ図に示したＳＹビット受信回路５３０で
は、第２８Ｂ図（ａ）のＳＹビットをサンプルするため
の信号２８９で（ｂ）のＳＹビットのみを表した被デマ
ップ信号９０サンプルし、３回連続してＳＹビットの
“１”をサンプルすることができたときには、通常の相
手装置側の終端装置が、Ｆビットに対して同期状態にな
ったものと判断して、（ｇ）の信号５５１を“０”から
“１”にする。逆に、３回連続して（ｂ）のＳＹビット
のみを表した被デマップ信号９０の“０”を（ａ）の信
号２８９でサンプルしてきとには、相手装置側の終端装
置がＦビットに対して同期状態ではなくなったものと判
断して、（ｇ）の信号５５１を“１”から“０”にす
る。

第２９Ａ図には、ＲＤ受信回路５６０の具体的な回路の
一例が示されており、その各部の波形のタイミング・チ
ャートが第２９Ｂ図に示されといる。ここで第２９Ｂ図
（ｂ）の被デマップ信号９０は、データ信号のみを表わ
し、他の制御信号はすべて“０”として示している。

２４ビットのシリアル入力データをパラレル・データに
変換するＳ／Ｐレジスタ５６１では、第２９Ｂ図（ｂ）
のデータのみを表わしている被デマップ信号９０をデー
タ入力端子ＤＩに受けて、クロック端子に印加された
（ａ）の信号２９０でサンプルし、ロードして２４ビッ
トのデータとして並列出力する。この並列出力された２
４ビットのデータは、パラレル・データをシリアルデー
タに変換するＰ／Ｓレジスタ５６２に印加される。

Ｐ／Ｓレジスタ５６２では、このパラレルデータを
（ｃ）の信号２６２の“１”でロードし、“０”の間
（ｄ）のクロック２７５で（ｅ）の受信データＲＤを順
次出力していく。

第３０Ａ図は、ＣＤ受信回路５７０の具体的な回路の一
例を示し、第３０Ｂ図にその各部の波形のタイミング・
チャートを示している。ここで第３０Ｂ図（ｂ）の被デ
マップ信号９０は受信キャリア検出信号ＣＤのみを表わ
し、他の制御信号およびデータ信号はすべて“０”とし
て示した。

Ｄフリップフロップ５７１のデータ端子Ｄには、第３０
Ｂ図（ｂ）の被デマップ信号９０が印加され、そのクロ
ック端子には（ａ）の信号２９３が印加されて、その出
力はＤフリップフロップ５７２のデータ端子に印加され
る。その後（ｃ）の信号２６４がＤフリップフロップ５
７２のクロック端子に印加されると、それまで“０”で
あった（ｄ）に示す出力Ｑの信号５７６は“１”とな
る。（ｂ）の受信キャリア検出信号ＣＤのみを表わして
いる被デマップ信号９０が“０”であれば、つぎに
（ｃ）の信号２６４が印加されると、（ｄ）の受信キャ
リア検出信号ＣＤである信号５７６は“０”を示す。第
３０Ｂ図中の矢印は（ｂ）の被デマップ信号９０が、
（ｄ）の矢印で示した信号５７６によって出力されるこ
とを表わしている。

第３１図はＣＳ受信回路５８０の具体的な回路の一例を
示している。Ｄフリップフロップ５８１のデータ端子Ｄ
に、第２２Ｂ図（ｂ）の被デマップ９０が印加され、そ
のクロック端子に１．２５ｍｓの周期を有する（）の
信号２９４が印加されると、その出力Ｑが得られ、この
出力Ｑはアンド・ゲート５８２に印加される。このアン
ド・ゲート５８２には、５５１（第２８Ｂ図（ｇ）参
照）が印加されて、その出力には第２２Ｂ図（ｍ）の送
信可信号ＣＳが得られる。これを受けた端末機では送信
を開始する。

第３２図はＤＲ受信回路５９０の具体的な回路の一例を
示している。Ｄフリップフロップ５９１のデータ端子Ｄ
には、第２２Ｂ図（ｂ）の被デマップ信号９０が印加さ
れ、そのクロック端子には、（ｎ）の信号２９６が印加
されて、（ｐ）のデータ・セット・レディ信号ＤＲを出
力する。

ＣＩ受信回路５９５の具体的な回路は、第３２図に示し
た回路と同じであり、信号２９６に代えて、第２２Ｂ図
（ｇ）の信号２９７が印加され、（ｒ）に示す被呼表示
信号ＣＩ（その値は“０”で表示してある）がデータ・
セット・レディ信号ＤＲに代えて出力されている。

このようにして、デマッピング回路４００から各種の信
号ＲＤ，ＣＳ，ＣＤ，ＤＲ，ＣＩがパラレルに端末装置
に対して送出される。

［発明の効果］以上の説明から明らかなように、本発明によるならば、
種々の速度で伝送可能な１つのＰＣＭ伝送路の終端装置
において、伝送速度が変更されても、何等の操作も必要
とされず、ＰＣＭ伝送路のタイミングに合わせて伝送
し、速度変換をして端末機の要求する速度で送受するこ
とが可能となり、しかも、ＣＣＩＴＴの勧告Ｖ２５bis
の規定に合致して終端装置を実現することができた。し
たがって、本発明の効果は極めて大きい。

【図面の簡単な説明】

第１Ａ図は、本発明の動作概念を説明するための概念構
成図、第１Ｂ図は、第１Ａ図各部の波形を示すタイミング・チ
ャート第１Ｃ図は本発明の終端装置とＰＣＭ交換スイッチとの
詳細な接続関係を示す回路構成図、第１Ｄ図および第１Ｅ図は第１Ｃ図各部の波形を示すタ
イミング・チャート、第２Ａ図は、本発明の終端装置の一実施例を表わす構成
図、第２Ｂ図は、第２Ａ図各部の波形のタイミング・チャー
ト、第３図および第４図は、タイミング発生回路の発生する
データ端末装置へのタイミング信号とデータ端末装置で
サンプルされるデータの関係を表わすタイミング・チャ
ート、第５図は、タイミング発生回路２００の一実施例を示す
回路構成図、第６Ａ図および第６Ｂ図は、第５図のタイミング発生回
路２００に含まれるレジスタンス用タイミング回路２１
０の一実施例を示す回路構成図と、その各部の波形を示
すタイミング・チャート、第７Ａ図および第７Ｂ図は、第５図のタイミング発生回
路２００に含まれるクロック・タイミング回路２４０の
一実施例を示す回路構成図と、その各部の波形を示すタ
イミング・チャート、第８Ａ図および第８Ｂ図は、第５図のタイミング発生回
路２００に含まれる受信用タイミング回路２８０の一実
施例を示す回路構成図と、その各部の波形を示すタイミ
ング・チャート、第９図は、第２Ａ図の送信レジスタ６０の一実施例を示
す回路構成図、第１０図は、第２Ａ図の受信レジスタ８０の一実施例を
示す回路構成図、第１１図は、第２Ａ図のＰＬＬ回路１００の一実施例を
示す回路構成図とその状態図、第１２Ａ図および第１２Ｂ図は、第１１図のＰＬＬ回路
１００に含まれる分周回路１１０の一実施例を示す回路
構成図とその各部の波形を示すタイミング・チャート、第１３Ａ図および第１３Ｂ図は、第１１図のＰＬＬ回路
１００に含まれる位相比較回路１３０の一実施例を示す
回路構成図と各部の波形を示すタイミング・チャート、第１４Ａ図および第１４Ｂ図は、第１１図のＰＬＬ回路
１００に含まれる分周比制御回路１５０の一実施例を示
す回路構成図と各部の波形を示すタイミング・チャー
ト、第１５Ａ図および第１５Ｂ図は、第２Ａ図のマッピング
回路３００の一実施例を示す回路構成図と各部の波形を
示すタイミング・チャート、第１６Ａ図および第１６Ｂ図は、第１５Ａ図のＦビット
送出回路３１０の一実施例を示す回路構成図と各部の波
形を示すタイミング・チャート、第１７Ａ図および第１７Ｂ図は、第１５Ａ図のＳＤ送出
回路３２０の一実施例を示す回路構成図と各部の波形を
示すタイミング・チャート、第１８Ａ図および第１８Ｂ図は、第１５Ａ図のＣＳ′送
出回路３３０の一実施例を示す回路構成図と各部の波形
を示すタイミング・チャート、第１９Ａ図および第１９Ｂ図は、第１５Ａ図のＳＹビッ
ト送出回路３５０の一実施例を示す回路構成図と各部の
波形を示すタイミング・チャート、第２０Ａ図および第２０Ｂ図は、第１５Ａ図のＲＳ送出
回路３６０の一実施例を示す回路構成図と各部の波形を
示すタイミング・チャート、第２１Ａ図および第２１Ｂ図は、第１５Ａ図の集線回路
３８０の一実施例を示す回路構成図と各部の波形を示す
タイミング・チャート、第２２Ａ図および第２２Ｂ図は、第２Ａ図のデマッピン
グ回路４００の一実施例を示す回路構成図と各部の波形
を示すタイミング・チャート、第２３Ａ図および第２３Ｂ図は、第２２Ａ図のＦビット
受信回路４１０の一実施例を示す構成図と各部の波形を
示すタイミング・チャート、第２４Ａ図および第２４Ｂ図は、第２３Ａ図のフレーム
・カウンタ４２０の一実施例を示す回路構成図と各部の
波形を示すタイミング・チャート、第２５Ａ図および第２５Ｂ図は、第２３Ａ図の比較回路
４５０の一実施例を示す回路構成図と各部の波形を示す
タイミング・チャート、第２６Ａ図および第２６Ｂ図は、第２３Ａ図の保護回路
４８０の一実施例を示す回路構成図と各部の波形を示す
タイミング・チャート、第２７図は、第２３Ａ図のラッチ回路５２０の一実施例
を示す回路構成図、第２８Ａ図および第２８Ｂ図は、第２２Ａ図のＳＹビッ
ト受信回路５３０の一実施例を示す回路構成図と各部の
波形を示すタイミング・チャート、第２９Ａ図および第２９Ｂ図は、第２２Ａ図のＲＤ受信
回路５６０の一実施例を示す回路構成図と各部の波形を
示すタイミング・チャート、第３０Ａ図および第３０Ｂ図は、第２２Ａ図のＣＤ受信
回路５７０の一実施例を示す回路構成図と各部の波形を
示すタイミング・チャート、第３１図は、第２２Ａ図のＣＳ受信回路５８０の一実施
例を示す回路構成図、第３２図は、第２２Ａ図のＤＲ受信回路５９０の一実施
例を示す回路構成図、第３３図および第３４図は、従来の制御信号とデータを
収容するマッピングのタイムスロットを示すタイミング
・チャート、第３５図，第３６図および第３７Ａ図は、従来の伝送系
の概念構成図、第３７Ｂ図は第３７Ａ図のタイミング・チャート、第３８図は、第３６図および第３７Ａ図の動作を説明す
るためのタイミング・チャート、第３９図は第３６図および第３７Ａ図において用いる信
号遅延を行うための回路構成図である。４……ハイウェイ・スイッチ５Ａ，５Ｂ，５Ｃ，５Ｚ……終端装置６Ａ，６Ｂ，６Ｃ……端末番号送信回路７……端末番号受信回路８……ＰＣＭ交換スイッチ、９……短絡線６０……送信レジスタ６１……９ビットＳ／Ｓレジスタ６２……アンド・ゲート６３……オア・ゲート、６４……アンド・ゲート８０……受信レジスタ８１……９ビットＳ／Ｓレジスタ８２……インバータ、８３……アンド・ゲート８４……オア・ゲート、８５……アンド・ゲート９０……被デマップ信号１００……ＰＬＬ回路、１０１……発振器１０５……クロック、１１０……分周回路１１１……１６進カウンタ１１２……アンド・ゲート１１３，１１４……Ｄフリップフロップ１１５……９６進カウンタ１１６，１１７……インバータ１２１……基本クロック１２６〜１２９……信号１３０……位相比較回路１３１〜１３３……Ｄフリップフロップ１３４……ナンド・ゲート１３５，１３６……ノア・ゲート１３７，１３８……インバータ１４１〜１４７……信号１５０……分周比制御回路１５１〜１５５……Ｄフリップフロップ１５６……ナンド・ゲート１５７……インバータ１６１〜１６５……信号２００……タイミンク発生回路２１０……レジスタ用タイミング回路２１１……２４進カウンタ２１２，２１３……Ｄフリップフロップ２１４〜２１７……アンド・ゲート２１８〜２２０……インバータ２３１〜２３５……信号２４０……クロック・タイミング回路２４１……８段Ｓ／Ｐレジスタ２４２……２４進フレーム・カウンタ２４３……１０進マルチ・フレーム・カウンタ２４４……デコーダ２４５……フリップフロップ群２４６，２４７……デコーダ２４８……１０進カウンタ２４９，２５０……アンド・ゲート２５１〜２５３……インバータ２５８……信号、２５９……バス信号２６０〜２６７，２７０〜２７３……信号２７４，２７５……クロック２７６，２７７……バス信号２７８，２７９……信号２８０……受信用タイミング回路２８１……デコーダ２８２……フリップフロップ群２８３……インバータ、２８６……バス信号２８７〜２９０，２９３，２９４，２９６〜２９８……信号３００……マッピング回路３１０……Ｆビット送出回路３１１……Ｄフリップフロップ３１２……アンド・ゲート３１３……インバータ３１６，３１７……信号３２０……ＳＤ送出回路３２１……Ｓ／Ｐレジスタ３２２……Ｐ／Ｓレジスタ３２３……アンド・ゲート３２６……信号、３３０……ＣＳ′送出回路３３１……Ｄフリップフロップ３３２……アンド・ゲート３３６……信号、３４０……ＣＩ′送出回路３４６……信号、３５０……ＳＹビット３５１……アンド・ゲート３５６……信号、３６０……ＲＳ送出回路３６１，３６２……Ｄフリップフロップ３６３……オア・ゲート、３６４……アンド・ゲート３６６〜３６８……信号、３７０……ＥＲ送出回路３７６……信号、３８０……集線回路３８１……オア・ゲート、３８６……マップ信号４００……デマッピング回路４１０……Ｆビット受信回路４２０……フレーム・カウンタ４２１〜４２３……Ｄフリップフロップ４２４……カウンタ、４２５……オア・ゲート４２６……ノア・ゲート、４２７……ナンド・ゲート４２８，４２９……オア・ゲート４３０〜４３３……インバータ４４０……バス信号、４４１〜４４５……信号４５０……比較回路４５１〜４５３……Ｄフリップフロップ４５４，４５５……ナンド・ゲート４５６……アンド・ゲート４５７……ノア・ゲート４５８……エクスクルーシブ・オア・ゲート４５９，４６０……インバータ４７０〜４７５……信号４８０……保護回路４８１……アップ・ダウン・カウンタ４８２〜４８７……Ｄフリップフロップ４８８……オア・ゲート４８９……ナンド・ゲート４９０……ノア・ゲート４９１，４９２……インバータ５０１〜５０９……信号５２０……ラッチ回路、５２１……ラッチ５２６……バス信号５３０……ＳＹビット受信回路５３１〜５３６……Ｄフリップフロップ５３７〜５３９……ノア・ゲート５４１〜５４３……インバータ５５１〜５５６……信号５６０……ＲＤ受信回路５６１……Ｓ／Ｐレジスタ５６２……Ｐ／Ｓレジスタ５７０……ＣＤ受信回路５７１，５７２……Ｄフリップフロップ５７６……信号５８０……ＣＳ受信回路５８１……Ｄフリップフロップ５８２……アンド・ゲート５９０……ＤＲ受信回路５９１……Ｄフリップフロップ５９５……ＣＩ受信回路ＣＤ……受信キャリア検出信号ＣＩ，ＣＩ′……被呼表示信号ＣＳ，ＣＳ′……送信可信号ＤＩＮ……データ入力、ＤＯＵＴ……データ出力ＤＲ……データ・セット・レディ信号ＥＲ……データ端末レディ信号Ｌ₁，Ｌ₂……送受信線ＲＣＬＫ……受信クロックＲＤ……受信データＲＥＧ_a，ＲＥＧ_b……２４段シフトレジスタＲＳ……送信要求信号ＲＳＹＮ……受信同期信号ＲＴ……クロックＳＤ……送信データＳＴ２……クロックＸＣＬＫ……送信クロックＸＳＹＮ……送信同期信号。

Claims

【特許請求の範囲】

【請求項１】マルチフレーム構成でデータおよび制御信
号を収容して、ＰＣＭ同期信号（ＲＳＹＮ，ＸＳＹＮ）
とＰＣＭクロック信号（ＲＣＬＫ，ＸＣＬＫ）とを用い
て、各種の伝送速度で伝送可能なＰＣＭ伝送路にデータ
端末装置を接続するための終端装置（５）において、前記終端装置が、前記データ端末装置からのデータ（ＳＤ）およびすくな
くとも送信可信号（ＣＳ′）を含む制御信号を所定の手
順でマッピングしてマルチフレームを構成してマップ信
号（３８６）を出力するためのマッピング手段（３０
０）と、前記マッピング手段からの前記マップ信号を一時的に記
憶し、前記ＰＣＭ伝送路の前記ＰＣＭ同期信号（ＸＳＹ
Ｎ）と前記ＰＣＭクロック信号（ＸＣＬＫ）とのタイミ
ングで前記ＰＣＭ伝送路の伝送速度で前記ＰＣＭ伝送路
に送出するための送信レジスタ手段（６０）と、前記ＰＣＭ伝送路からマルチフレーム構成で前記ＰＣＭ
伝送路の伝送速度で送られてきたデータおよび制御信号
（ＤＩＮ）を受信して一時的に記憶し、前記ＰＣＭ同期
信号（ＲＳＹＮ）に同期した所定のタイミングで被デマ
ップ信号（９０）を送出するための受信レジスタ手段
（８０）と、前記被デマップ信号を受けてデマッピングしてデータお
よびすくなくとも受信キャリア検出信号（ＣＤ）を含む
制御信号を所定のタイミングで前記データ端末装置に送
るためのデマッピング手段（４００）と、基本クロック（１２１）より高いくり返し周波数を有す
るＰＬＬクロック（１０５）を発生するための発振手段
（１０１）と、前記ＰＬＬクロックを位相制御信号（１
６１〜１６３）によって指示された分周比で分周して前
記基本クロックを得るための分周手段（１１０）と、前
記分周手段における分周動作の位相と前記ＰＣＭ同期信
号（ＸＳＹＮ）の位相とを比較して比較結果（１４１，
１４２）を出力するための位相比較手段（１３０）と、
前記位相比較手段からの比較結果を受けて前記位相制御
信号を出力するための分周比制御手段（１５０）とを含
むＰＬＬ手段（１００）と、前記ＰＬＬ手段で発生した前記基本クロック（１２１）
と、前記ＰＣＭ同期信号（ＸＳＹＮ）と前記ＰＣＭクロ
ック信号（ＸＣＬＫ）とから、前記送信レジスタ手段と
前記受信レジスタ手段と前記マッピング手段と前記デマ
ッピング手段と前記データ端末装置に対して所要のタイ
ミング信号を送出するためのタイミング発生手段（２０
０）と、前記デマッピング手段が出力した前記受信キャリア検出
信号（ＣＤ）を、前記マッピング手段における前記送信
可信号（ＣＳ′）とするための短絡手段（９）と、を含むことを特徴とする終端装置。
【請求項２】前記送信レジスタ手段（６０）が、データ
（３８６）を入力されて、データ（ＤＯＵＴ）を出力す
るレジスタ（６１）を含むものである特許請求の範囲第
１項記載の終端装置。
【請求項３】前記受信レジスタ手段（８０）が、データ
（ＤＩＮ）を入力されて、データ（９０）を出力するレ
ジスタ（８１）を含むものである特許請求の範囲第１項
記載の終端装置。
【請求項４】前記マッピング手段（３００）が、前記短絡手段（９）を介して受けた前記受信キャリア検
出信号（ＣＤ）を前記送信可信号（ＣＳ′）として受け
て、前記送信可信号を検出するためのＣＳ′送出手段
（３３０）と、すくなくともフレームをあらわすビット（３１６）を送
出するためのＦビット送出手段（３１０）と、前記データ端末装置から送られてくるデータ（ＳＤ）を
送出するためのＳＤ送出手段（３２０）と、前記データ端末装置から送られてくる送信要求信号（Ｒ
Ｓ）を送出する（３６６）ためのＲＳ送信手段（３６
０）と、を含むものである特許請求の範囲第１項記載の終端装
置。
【請求項５】前記デマッピング手段（４００）が、すくなくとも前記被デマップ信号（９０）中のフレーム
をあらわすＦビットを受信するためのＦビット受信手段
（４１０）と、前記被デマップ信号（９０）中のデータを受信するため
のＲＤ受信手段（５６０）と、前記被デマップ信号（９０）中の受信キャリア検出信号
（ＣＤ）を受信するためのＣＤ受信手段（５７０）と、を含むものである特許請求の範囲第１項記載の終端装
置。
【請求項６】前記マッピング手段（３００）が、フレームをあらわすＦビット（３１６）を送出するため
のＦビット送出手段（３１０）と、前記データ端末装置から送られてくるデータ（ＳＤ）を
送出するためのＳＤ送出手段（３２０）と、前記データ端末装置から送られてくる送信可信号（Ｃ
Ｓ′）を送出するためのＣＳ′送出手段（３３０）と、前記データ端末装置から送られてくる被呼表示信号（Ｃ
Ｉ′）を送出するためのＣＩ′送出手段（３４０）と、同期が確立したことをあらわすＳＹビットを送出するた
めのＳＹビット送出手段（３５０）と、前記データ端末装置から送られてくる送信要求信号（Ｒ
Ｓ）を送出するためのＲＳ送出手段（３６０）と、前記データ端末装置から送られてくるデータ端末レディ
信号（ＥＲ）を送出するためのＥＲ送出手段（３７０）
と、前記Ｆビット送出手段の出力（３１６）と、前記ＳＤ送
出手段の出力（３２６）と、前記ＣＳ′送出手段の出力
（３３６）と、前記ＣＩ′送出手段の出力（３４６）
と、前記ＳＹビット送出手段の出力（３５６）と、前記
ＲＳ送出手段の出力（３６６）と、前記ＥＲ送出手段の
出力（３７６）とを集線して、前記マップ信号（３８
６）を送出するための集線手段（３８０）とを含むものである特許請求の範囲第１項記載の終端装
置。
【請求項７】前記デマッピング手段（４００）が、前記被デマップ信号（９０）中のフレームをあらわすＦ
ビットを受信するためのＦビット受信手段（４１０）
と、前記被デマップ信号（９０）中のデータを受信するため
のＲＤ受信手段（５６０）と、前記被デマップ信号（９０）中の送信可信号（ＣＳ）を
受信するためのＣＳ受信手段（５８０）と、前記被デマップ信号（９０）中の被呼表示信号（ＣＩ）
を受信するためのＣＩ受信手段（５９５）と、前記被デマップ信号（９０）中の同期が確立したことを
あらわすＳＹビットを受信するためのＳＹビット受信手
段（５３０）と、前記被デマップ信号（９０）中の受信キャリア検出信号
（ＣＤ）を受信するためのＣＤ受信手段（５７０）と、前記被デマップ信号中のデータ・セット・レディ信号
（ＤＲ）を受信するためのＤＲ受信手段（５９０）とを含むものである特許請求の範囲第１項記載の終端装
置。
【請求項８】前記タイミング発生手段（２００）が、前記基本クロック（１２１）とフレームをあらわす信号
（２７３）とを受けて前記送信レジスタ手段（６０）お
よび前記受信レジスタ手段（８０）にタイミング信号
（２３１〜２３３）を送出するためのレジスタ用タイミ
ング手段（２１０）と、前記基本クロック（１２１）と、前記ＰＣＭ同期信号
（ＸＳＹＮ）と、前記ＰＣＭクロック信号（ＸＣＬＫ）
とを受けて、前記マッピング手段（３００）へ印加する
ためのマッピング用クロック（２７４）およびマッピン
グ位置を指示するタイミング信号（２５９）と、前記デ
マッピング手段（４００）へ印加するためのデマッピン
グ用クロック（２７５）およびデマッピング位置を指示
するタイミング信号（２６２，２６４，２８６）と、前
記マッピング手段（３００）におけるフレーム中の各ビ
ットの位置を示す信号（２５９）と、前記データ端末装
置に対するタイミング信号（ＳＴ２，ＲＴ）とを出力す
るためのクロック・タイミング手段（２４０）と、前記基本クロック（１２１）と、前記マッピング手段
（３００）におけるフレーム中の各ビットの位置を示す
信号（２７６）と、前記被デマップ信号中のフレームの
位置を示す信号（５２６）とを受けて、前記デマッピン
グ手段（４００）におけるフレーム中の各ビットの位置
を示す信号（２８６）とを出力するための受信用タイミ
ング手段（２８０）とを含むものである特許請求の範囲第１項記載の終端装
置。
【請求項９】前記Ｆビット受信手段（４１０）が、前記基本クロック（１２１）と、前記被デマップ信号
（９０）中のフレームの間隔を示す信号と、一致をあら
わす信号（４７０）と、不一致をあらわす信号（４７
１）と、同期状態をあらわす信号（５０１）とを受け
て、フレーム番号（４４０）と、フレームの特定の番号
が出力された時点をあらわす信号（４４１）とを出力す
るためのフレーム・カウンタ手段（４２０）と、前記被デマップ信号（９０）と、前記基本クロック（１
２１）と、前記同期状態をあらわす信号（５０１）と、
前記フレームの特定の番号が出力されたことをあらわす
信号（４４１）とを受けて、前記フレームの特定の番号
が出力されたことをあらわす信号（４４１）を受けるご
とに状態をかえるフリップフロップ（４５１，４５２）
を含み、前記フリップフロップの状態と前記被デマップ
信号（９０）とを比較して、一致したときに前記一致を
あらわす信号（４７０）を出力し、一致しないときには
前記不一致をあらわす信号（４７１）を出力するための
比較手段（４５０）と、前記基本クロック（１２１）と、前記一致をあらわす信
号と、前記不一致をあらわす信号（４７１）とを受け
て、前記一致をあらわす信号を連続して所定数受けたと
きに前記同期状態をあらわす信号（５０１）を出力し、
前記不一致をあらわす信号を連続して所定数受けたとき
に前記同期状態をあらわす信号を出力しないようにする
ことによって、同期状態を保護するための保護手段（４
８０）とを含むものである特許請求の範囲第７項記載の終端装
置。