JPH0585093B2

JPH0585093B2 -

Info

Publication number: JPH0585093B2
Application number: JP62162141A
Authority: JP
Inventors: Toshimichi Shimatani; Yoshihiro Kawada; Tomoyuki Ujiie
Original assignee: Iwatsu Electric Co Ltd
Current assignee: Iwatsu Electric Co Ltd
Priority date: 1987-06-29
Filing date: 1987-06-29
Publication date: 1993-12-06
Also published as: JPS645241A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はデータ伝送路の終端装置に関する。具
体的には、PCM伝送路の終端装置であり、各種
データ端末をPCM伝送路に接続するための新規
なデータ終端装置を提供せんとするものである。

［従来の技術］従来の技術は、たとえば特開昭61−118032号に
開示されており、これを第３３図ないし第３９図
を用いて説明する。

第３３図は19.2kbpsの速度をもつ端末を
64kbpsの伝送路の電子交換機に収容するための
原理図である。フレーム０のビツト０の位置にあ
るフラグ同期ビツト（Ｆビツト）は、“1010”の
フラグ・パターンを繰り返すことで受信側にフレ
ーム位置を知らせるためのものである。受信側
は、これを検出することでフレーム位置を簡単に
認識できる。64kbpsの伝送路に19.2kbps端末を
収容するには、第３３図のように、10マルチフレ
ーム毎に、24ビツトのデータD0〜D23を指定し
たビツト位置に収容すれば実現できる。なお、空
欄は使用しない。

第３４図は、9.6kbpsの端末を収容する原理を
示す。

第３３図の19.2kbpsの1/2のビツト数である12
ビツトのデータD0〜D11が収容できれば、速度
変換可能であるが、同一回路で異なる速度のデー
タを収容するために、この場合には、第３４図の
ように同一データを２回ずつ埋め込み、19.2kbps
と異なる速度を収容する。以下同様にして
4.8kbpsのデータは同一データを４回ずつ、
2.4kbpsのデータは８回ずつ埋め込みをすること
により実現する。

フレーム１のビツト０に位置する同期確立ビツ
ト（SYビツト）の原理を、第３５図で説明する。
第３５図において、L₁，L₂は装置Ａ側からみた
ときに、それぞれ送信線、受信線となり、装置Ｂ
よりみた関係は逆になる。しかし、以下の説明で
はＡ側からみた状態で説明する。

Ａ側の回線終端装置DCE_aは受信線L₂のＢ側の
回線終端装置DCE_bから送られてくるＦビツトを
検出して、同期が確立すると、SYビツトをオン
状態にして送信線L₁に送出する。Ｂ側の回線終
端装置DCE_bはＦビツトを受信することにより送
信線L₁に対する同期が確立すると、同様にして
SYビツトのオン状態を受信線L₂に送出する。以
上のことで、Ａ側の回線終端装置DCE_aは受信線
L₂のSYビツトを監視することで、送信線L₁の同
期状態を知ることできる。Ｂ側の回線終端装置
DCE_bも同様である。JIS−C6361で規定される各
種の制御線情報は、第３３図および第３４図にお
けるフレーム０〜３のビツト７に収容している。
ビツト番号７における斜線の左側の英文字は、Ａ
側の終端装置DCE_aが送信線L₁に送出する信号、
右側の英文字は受信線L₂により、Ｂ側の回線終
端装置DCE_bから送られてくる信号である。

ここで、RSは送信することを要求する送信要
求信号（Request to Send）、CDは受信キヤリア
検出信号（Carrier Detect）、CS，CS′は送信可
信号（Clear to Send）、ERはデータ端末レデイ
信号（Equipment Ready）、DRはデータ・セツ
ト・レデイ信号（Data Set Ready）、CI，CI′は
被呼表示信号（Call Indicator）である。端末装
置Ａと端末装置間Ｂにおける制御信号の収容方法
を第３６図に、端末装置−モデム間の制御信号の
収容方法を第３７図に示す。

第３６図で、端末装置Ａ，Ｂとも同一の入出力
関係をもつインターフエースであるので、端末装
置Ａより送信した送信データSDは端末装置Ｂで
は受信データRDとして受信される。同様にして
他の線も図のような接続関係になつている。伝送
路は説明を分り易くするために１体１で接続して
いるが、第３３図、第３４図のデータ形式で収容
するので、第３５図のように送受信線L₁，L₂の
２本に集線される。第３３図、第３４図で説明し
た原理より明らかなように、各制御信号は10フレ
ームに１回しかサンプリングをしないために、た
とえば、端末装置ＡがRS（送信要求）をオンにし
ても端末装置Ｂの受信キヤリア検出信号CDがオ
ンになるまでに最大1.25msの遅れがあり、受信
キヤリア検出信号CDがオンになる前に受信デー
タRDに端末装置Ａからのデータが到達すると、
端末装置Ｂは受信準備が完了していないために受
信できない。

したがつて、データ受信中に受信キヤリア検出
信号CDがオンの状態を保持するために、送信要
求信号RSの値を前回と今回のサンプル値の論理
和で決定し、次表のように伝送路に送信する状態
を決定することで実現している。

RSの値前回の状態今回の状態送信状態オフオフオフオフオンオンオンオフオンオンオフオン第３８図に送信要求信号RSと送信データSDの
関係を示す。送信要求信号RSと送信データSDの
関係は送信要求信号RSがオン状態中、データＤ
は有効となつている。それを前述の10マルチフレ
ーム（1.25ms）単位にサンプリングすると、RS
サンプルパルス（RSP）となる。しかし、デー
タＤを125ms遅延させて送信データSDとして伝
送路に送出させ、かつ前表の状態判定を行い、送
信RSを決定すると、送信RSとデータＤの関係
は、第３８図に示すようになり、送信要求信号
RSがオンの状態にある間のデータＤが有効にな
るという関係が保証される。

データを1.25ms遅延させるには、第３９図に
示す通り24段のシフトレジスタを設け、レジスタ
REG_aからレジスタREG_bへ移すタイミング、ロ
ードパルスを125msにすることで実現している。
24段設ける理由は、前述の10マルチフレームに24
ビツト埋め込まなければならないからである。

第３７図は端末−モデム間接続を示すものであ
り、第３６図と異なり送信データSDは変復調装
置（モデム）の送信データSDに１対１で接続さ
れる。以下他の制御信号も図のように１対１で接
続される。また、モデムからの出力信号である
CS，CIはCS′，CI′に接続することで実現されて
いる。

［発明が解決しようとする問題点］第３５図、第３６図および第３７図に示した終
端装置は、64kbpsに固定されたチヤネルの伝送
線にマルチフレーム構成で、たとえば、2.4kbps、
4.8kbps、9.6kbps、19.2kbpsなどのデータ（通
信）速度の端末のデータおよび各種の制御線情報
を収容して伝送するものであつた。

ところが最近は、このようなデータを種々の速
度のPCM（パルス・コード・モジユレーシヨン）
伝送路で送受する要望が増加しているが、このよ
うな従来のデータ速度が、たとえば、64kbpsに
固定された終端装置を、種々の速度、たとえば、
128kbps、192kbps、256kbps、384kbps、
1.544Mbps、2.048Mbpsなどのうちの１つの速度
をもつたPCM伝送路に接続することができない
という問題点があつた。

［問題点を解決するための手段］ PCM伝送路から基本クロツクを得るための
PLL回路と、このPLL回路の出力である基本ク
ロツクをもとにして端末装置を強制的にPCM伝
送路に同期せしめるためのタイミング信号や、本
終端装置内の各回路の動作に必要な種々のタイミ
ング信号をつくるためのタイミング発生回路と、
端末装置からのデータ信号を受けてPCM伝送路
のデータ速度に合わせるためのマツピングを行う
マツピング回路と、このマツピング回路の出力
を、PCM伝送路に指示された時期に指定された
速度で出力するための速度変換用の送信レジスタ
と、PCM伝送路を介して送られてくるデータ信
号を受信して本終端装置に要求されるデータ速度
で要求された時期に出力するための受信レジスタ
と、受信レジスタの出力を受けて、端末装置にデ
マツピングしたデータを送出するためのデマツピ
ング回路とを設けた。

［作用］このように構成したから、端末装置の動作を
PCM伝送路に同期せしめ、端末装置のデータ信
号をマツピングして速度変換してPCM伝送路に
送出することができるようになつた。またPCM
伝送路からのデータ信号は速度変換して受信し、
デマツピングして端末装置に伝送するようにし
た。

このようにすることによつて、データ速度の異
なる、たとえば、2.4kbps、4.8kbps、9.6kbps、
19.2kbpsなどのうちの１つのデータ速度で動作す
る種々の端末装置をPCM伝送路を介して交信す
ることを可能とした。

［実施例］本発明は種々の速度のデータを扱うことのでき
るPCM伝送路の終端装置であり、この動作概念
を説明するためのシステム構成図を第１Ａ図に、
その各部の波形を第１Ｂ図に示し、説明する。

第１Ａ図において、端末装置Ａ側にある終端装
置５Ａと端末装置Ｂ側にある終端装置５Ｂとの間
にPCM伝送路が介在している。このPCM伝送路
の信号の速度は、たとえば、128kbit、192kbit、
256kbit、384kbit、1.544Mbit、2.048Mbit psな
どのうちの１つが用いられており、このPCM伝
送路の信号を交換するためのPCM交換スイツチ
８が設けられている。このPCM交換スイツチ８
はPCM伝送路に種々のタイミング信号すなわち
XSYN（送信同期信号）、XCLK（送信クロツク）、
RSYN（受信同期信号）、RCLK（受信クロツク）
を送出するPCMタイミング回路９を含みデータ
信号の受け渡しをしている。

PCMタイミング回路９からPCM伝送路を介し
て終端装置５Ａ，５Ｂに送出される各種のタイミ
ング信号と、PCM交換スイツチ８で受け渡しさ
れるデータのタイミングは、第１Ｂ図に示されて
いる。

第１Ｂ図ａおよびｄのXCLKおよびRCLKは、
このPCM伝送路の信号速度を規定するクロツク
で各種のものが用いられる。このａに示すXCLK
と、XCLKに同期して送られてくるｂのXSYN
を終端装置５Ａが受けると、終端装置５Ａでは、
端末装置Ａから受けたデータ信号（D0〜D7）を
ｃに示すDOUTとして、ｂのXSYNの期間に
PCM伝送路へ送出する。このｃに示すDOUTの
送出は、125μsの間隔で行われる。終端装置５Ｂ
では、ｄに示すRCLKに同期したｅのRSYNの
期間に、端末装置Ａからのデータ信号（D0〜
D7）をｆに示すDINとして125μsの間隔で受信す
る。

終端装置５Ａ，５Ｂと端末装置Ａ，Ｂとの間の
交信は、終端装置５Ａ，５ＢにおいてXSYNか
らつくられたクロツクであるST２およびRTの
タイミングを基準にして、すでに従来技術として
説明した第３６図および第３７図のSD，RD，
RS，CS，CS′，CD，ER，DR，CI′CIの各信号
を用いてなされる。

第１Ａ図において説明した動作概念のうち、本
発明に関わる部分、すなわち終端装置５Ａ，５Ｂ
の具体的構成を第２Ａ図に、その各部の波形を第
２Ｂ図に示し説明する。ここで終端装置５Ａおよ
び５Ｂはともに同一の構成となつている。

第２Ａ図において、１００はPLL（フエーズ・
ロツク・ループ）回路であり、PCM伝送路の
XSYN（送信同期信号）をもとに、本装置内の各
種タイミング信号を得るための基本クロツク１２
１をつくる。このXSYNと基本クロツク１２１
との関係は、第２Ｂ図ｃおよびｆに示されるごと
く、XSYNの後縁に基本クロツク１２１の前縁
が同期するようになつている。

基本クロツク１２１を受けたタイミング発生回
路２００では、XCLK，XSYNをもとに、第２
Ｂ図ｂ，ｋ，ｌに示した信号２３１，２３２，２
３３や、信号２７４，２７５、さらに信号２６
２，２６４を含むバス信号２５９、バス信号２８
６、クロツクST２およびRTを出力する。

３００はマツピング回路であり、端末装置から
送られてくる送信データSD、送信要求信号RS、
送信可信号CS′、データ端末レデイ信号ER、被
呼表示信号CI′を第３３図あるいは第３４図に示
したようにして、バス信号２５９および信号２７
４によりマツピングして、第２Ｂ図ａのマツプ信
号３８６を出力する。

６０は送信レジスタであり、マツプ信号３８６
（第２Ｂ図ａ）を第２Ｂ図ｂの信号２３１でサン
プルすることによりレジスタに取り込み、ｃに示
すXSYNの期間、ｄに示すXCLKに同期してレ
ジスタの内容をｅに示すDOUTとして出力する。
このDOUTeには125μsごとにくり返される
XSYNcごとに第３３図または第３４図に示した
１つのフレームをフレーム０から順に送出する。

８０は受信レジスタであり、第２Ｂ図ｇに示す
RSYNの期間ｈに示すRCLKでサンプルするこ
とによりｉに示したDINをレジスタにロードし、
ｌに示した信号２３３の期間ｋの信号２３２によ
りｊの被デマツプ信号９０を出力する。

４００はデマツピング回路であり、被デマツプ
信号９０を受けて、ここに含まれた受信データ
RD（第２Ｂ図ｊのD0〜５、D6〜11…）を信号２
６２および２７５のタイミングで、また、送信可
信号CS、データ・セツト・レデイ信号DR、被呼
表示信号CIをバス信号２８６のタイミングで、
受信キヤリア検出信号CDを信号２６４のタイミ
ングで、第３３図または第３４図のマツピングと
は逆に、デマツプして端末装置へ送出している。

さらにデマツピング回路４００では、第２Ｂ図
ｊに示したフレーム番号（フレーム０、フレーム
１…）をバス信号５２６に送出しており、これを
受けたタイミング発生回路２００では、デマツプ
用のバス信号２８６をつくる。

デマツピング回路４００では、フレーム１の
SYビツト（第２Ｂ図ｊ）を検出して、同期が確
立したことを信号５５１によつてマツピング回路
３００に送出し、この信号５５１を受けたマツピ
ング回路３００では、第２Ｂ図ａのフレーム１の
SYビツト（最初のビツト）としている。

マツピング回路３００では、送信要求信号RS
を受けると信号３６７を送出し、これを受けたデ
マツピング回路４００では第２Ｂ図ｊのフレーム
１のCSとアンドをとつて送信可信号CSを出力す
る。

第３図では、タイミング発生回路２００が発生
するクロツクST２とRTの動作を説明している。
ｂに示すクロツクST２は、端末装置に送出され
て、その立上りでデータD0、D1…をａに示すよ
うに送信データSDとして端末装置から送出せし
めて、マツピング回路３００に印加させる。第３
図ｄに示すクロツクRTはｃに示す受信データ
RDとともに端末装置に送出され、端末装置で
は、クロツクRTの後縁で受信データRDをサン
プルすることによつて受信データRDを取り込ん
でいる。

第４図には、たとえば、データ端末装置が
9.6kbpsの速度で動作する場合の送信データSDa、
クロツクST２ｂ、タイミング用の信号２７４ｃ
サンプルされたSDdの関係を示している。データ
端末装置はｄに示すクロツクST２をタイミング
発生回路２００から受けると、ａに示す送信デー
タSDをマツピング回路３００に送出する。

これを受けたマツピング回路３００では、ｃの
タイミング用の信号２７４によつて、１つのデー
タを２度づつサンプルすることによりｄに示すサ
ンプルされたSDをマツピングする。

第５図にはタイミング発生回路２００の回路構
成が示されている。ここで、２１０はレジスタ用
タイミング回路であり、送信レジスタ６０および
受信レジスタ８０へのタイミング信号２３１，２
３２，２３３を基本クロツク１２１および信号２
７３からつくつている。

２４０はクロツク・タイミング回路であり、基
本クロツク１２１とXCLK，XSYNを受けて、
レジスタ用タイミング回路２１０への信号２７３
とバス信号２７６とマツピング回路３００への信
号２７４およびバス信号２５９とデマツピング回
路４００への信号２７５と端末装置へのクロツク
ST２およびRTを発生している。ここでバス信
号２５９に含まれる信号２６２および２６４はデ
マツピング回路４００にも印加されている。

２８０は受信用タイミング回路であり、基本ク
ロツク１２１とバス信号５２６および２７６とを
受けて、同期受信回路４００へのバス信号２８６
を送出している。

第６Ａ図はレジスタ用タイミング回路２１０の
具体的な回路を示しており、その各部の波形が第
６Ｂ図に示されている。

クロツク・タイミング回路２４０から印加され
る信号２７３ａは、24進カウンタ２１１のリセツ
ト端子Ｒに125μsごとに印加され、クロツク端子
に印加された基本クロツク１２１ｂの数を０から
計数し始めて、24進カウンタ２１１の出力Q0〜
Q4の値ｃが23になるとａの信号２７３によりリ
セツトされる。24進カウンタの出力Q3とQ4がと
もに“０”のときにインバータ２１８，２１９を
介して信号を印加されたアンド・ゲート２１４は
“１”を出力する。このアンド・ゲート２１４の
出力Q3とQ4がともに“０”であるのは、ｃに示
す値が０から７までの期間である。

このアンド・ゲート２１４の出力が“１”であ
る期間は、これを印加されたＤフリツプフロツプ
２１２では、基本クロツク１２１がクロツク端子
に印加されることにより“１”を出力し続けるの
で、ｄに示す信号２３３のようになる。アンド・
ゲート２１６では、この信号２３３と基本クロツ
ク１２１とのアンドをとり、ｈに示す信号２３２
を得る。

Ｄフリツプフロツプ２１３は、信号２３３ｄと
基本クロツク１２１ｂをインバータ２２０を介し
て印加されて、ｄの信号２３３よりも基本クロツ
ク１２１ｂの半クロツク分だけ遅れた信号２３５
をｆの信号２３５に示すように出力端子Ｑに得
る。

アンド・ゲート２１５は、ｄの信号２３３とイ
ンバータ２２０を介して基本クロツク１２１とを
受けて、アンドをとりｅに示す信号２３４を得て
いる。アンド・ゲート２１７では、ｆの信号２３
５とｅの信号２３４とのアンドをとり、ｇの信号
２３１を得ている。

第７Ａ図および第７Ｂ図はクロツク・タイミン
グ回路２４０の回路構成図およびタイミング・チ
ヤートである。

第７Ａ図において、２４１は８段のシリアル・
パラレル（Ｓ／Ｐ）レジスタであり、第７Ｂ図ａ
に示す125μs間隔で印加されるXSYNがそのデー
タ入力DIに印加され、インバータ２５１を介し
てｂに示すXCLKが８段のＳ／Ｐレジスタ２４１
のクロツク端子に印加される。その出力Q7には
ｃに示す信号２７８が得られる。この信号２７８
の立上がりは、ａのXSYNの立下がりよりもｂ
のXCLKの1/2サイクル分だけ早く立上がつてお
り、ａに示すXSYNの立下がりよりもｂに示す
XCLKの1/2サイクル分だけ遅れて立下がる第７
Ｂ図に示されてはいない出力Q0とアンド・ゲー
ト２４９でアンドがとられて、ａに示すXSYN
の立下がりからXCLKの1/2サイクル分だけ前に
立上がつて1/2サイクル分だけ後に立下がるｄに
示す信号２７９を得ている。

この信号２７９は24進カウンタ２４２のリセツ
ト端子Ｒに印加される。一方24進フレーム・カウ
ンタ２４２のクロツク入力端子にはｅに示す基本
クロツク１２１が印加されており、リセツト端子
Ｒにｄの信号２７９が印加されると、この基本ク
ロツク１２１を０からカウント・アツプして23に
なるとキヤリー・アウト端子CRYからｇに示す
信号２５８を出力し、このカウント・アツプ中の
カウント値はｆに示すバス信号２７６によつて出
力している。

24進フレーム・カウンタのキヤリー・アウト端
子CRYからのｇに示す信号２５８をイネーブル
端子ENBに印加された10進マルチ・フレーム・
カウンタ２４３はそのクロツク端子にｅの基本ク
ロツク１２１をインバータ２５２を介して印加さ
れ、信号２５８ごとに、０からカウント・アツプ
して、そのカウント値をｈに示すバス信号２７７
を出力し、ｈに示すバス信号２７７のカウント値
が９になると、つぎのｇに示す信号２５８と、イ
ンバータ２５２を介して基本クロツク１２１の印
加によつて、ｈに示すバス信号２７７のカウント
値を０にし、再びカウント・アツプする。

24進フレーム・カウンタ２４２の出力であるバ
ス信号２７６は、デコーダ２４４を介してデコー
ドされた各信号につき１個づつのＤフリツプフロ
ツプを含むフリツプフロツプ群２４５に印加され
る。このデコードされた各信号は、各フリツプフ
ロツプのデータ端子に印加され、それら各フリツ
プフロツプのクロツク端子には、基本クロツク１
２１（CK１）またはインバータ２５２を介した
基本クロツク１２１（CK２）が印加されている。

このようにしてフリツプフロツプ群２４５から
は、ｉに示す信号２６０がｆのバス信号２７６が
９になつたときに出力され、それからｅの基本ク
ロツク１２１の1/2サイクル分だけ遅れた信号２
６２をｊに示すように得ている。

フリツプフロツプ群２４５の出力である信号２
６１は、ｈに示すバス信号２７７の値が０を示
し、ｆに示すバス信号２７６の値が10〜15を示す
ときに、バス信号２７６の各値につき１つのパル
スすなわち６個のパルス群を形成しており、これ
が、ｈのバス信号２７７の値が０のときのほか、
１、２、３の場合にも出力される（第１７Ｂ図ｄ
参照）。

フリツプフロツプ群２４５の出力である信号２
６４は、ｈに示すバス信号２７７の値が０を示
し、ｆに示すバス信号２７６が10の値を示した時
にｅの基本クロツク１２１の１サイクル分のパル
ス幅のパルスとなつて出力される。

同様にして信号２６５は、ｈに示すバス信号２
７７の値が１を示し、ｆに示すバス信号２７６が
10の値を示した時にｅの基本クロツク１２１の１
サイクル分のパルス幅のパルスとなつて出力され
る。

同じく信号２６７は、ｈに示すバス信号２７７
の値が３を示し、ｆに示すバス信号２７６が16の
値を示した時にｅの基本クロツク１２１の１サイ
クル分のパルス幅のパルスとなつて出力される。

同じくｌに示す信号２７０は、ｈに示すバス信
号２７７の値が０を示し、ｆに示すバス信号２７
６が16の値を示した時にｅの基本クロツク１２１
の１サイクル分のパルス幅のパルスとなつて出力
される。

同じく信号２７１は、ｈに示すバス信号２７７
の値が１を示し、ｆに示すバス信号２７６が９を
示した時にｅの基本クロツク１２１の１サイクル
分のパルス幅のパルスとなつて出力される。

同じく、信号２７２はｈに示すバス信号２７７
の値が２を示し、ｆに示すバス信号２７６が16を
示した時にｅの基本クロツク１２１の１サイクル
分のパルス幅のパルスとなつて出力される。

同じくｎに示す信号２７３は、ｈに示すバス信
号２７７の値が０を示し、ｆに示すバス信号２７
６が７を示した時からｅの基本クロツク１２１の
１／２サイクル分だけ遅れて、その１サイクル分の
パルス幅のパルスとなつて出力される。

これらの信号２６０，２６１，２６２，２６
３，２６４，２６５，２６７，２７０，２７１，
２７２，２７３はバス信号２５９を形成してい
る。

ｋに示す信号２６３は、ｈのバス信号の値が０
を示したときにｆのバス信号の値が10ないし15で
ある間出力され、さらに、ｈのバス信号の値が
１、２、３の各場合にも同様にして出力される。

ｆに示す信号２７６は、デコーダ２４６にも印
加され、ｊに示す２６２と同じ信号がアンドゲー
ト２５０の一方の端子に印加される。

ｈに示すバス信号２７７は、デコーダ２４７に
も印加され、デコードされて、ｈのバス信号２７
７の値が０である間、アンドゲート２５０の他方
の端子に“１”を出力する。したがつてこのアン
ド・ゲート２５０の出力は、ｊの信号２６２と同
じ信号となつて、10進カウンタ２４８のリセツト
端子Ｒに印加されてリセツトする。一方、この10
進カウンタ２４８のクロツク端子には、ｅに示す
基本クロツク１２１が印加され、ｊに示す信号２
６２の立上がりと同じ時間のつぎに印加されたｅ
の基本クロツク１２１の立上がりでｐに示すクロ
ツクST２は立上がり、この基本クロツク１２１
を５個カウントすると立下がり、さらに５個カウ
ントすると再び立上がる。クロツクRT、および
クロツク２７５はクロツクST２と同じものであ
り、それをインバータ２５３で反転して、クロツ
ク２７４が得られる。

受信用タイミング回路２８０の具体的回路およ
びそのタイミング・チヤートは、第８Ａ図および
第８Ｂ図に示されている。

第８Ａ図において、デコーダ２８１はバス信号
２７６および５２６をデコードし、フリツプフロ
ツプ群２８２に印加している。ここでデコーダ２
８１およびフリツプフロツプ群２８２およびイン
バータ２８３は、第７Ａ図に示したデコーダ２４
４およびフリツプフロツプ群２４５およびインバ
ータ２５２にそれぞれ対応している。

ｃに示す信号２８８は、ｄに示すバス信号５２
６の値が変わるごとに出力される信号で、ａの基
本クロツク１２１の１サイクル分のパルス幅を有
し、ｂのバス信号２７６の値の23の後半から０の
前半において“１”を示す。

ｅに示す信号２８７は、ｄに示すバス信号５２
６の値が変わるごとに、ｂに示すバス信号２７６
の値が９を示すときに、ａの基本クロツク１２１
の１サイクル分のパルス幅で出力される。

ｈに示す信号２８９は、ｄに示すバス信号５２
６の値が１を示した時であつて、ｂのバス信号２
７６の値が９を示した後半から10を示す前半にお
いて“１”を示す。

ｇに示す信号２９３は、ｄに示すバス信号５２
６の値が０を示した時であつて、ｂのバス信号２
７６の値が16を示した後半から17を示す前半にお
いて“１”を示す。

ｉに示す信号２９４は、ｄに示すバス信号５２
６の値が１を示した時であつて、ｂのバス信号２
７６の値が16を示した後半から17を示す前半にお
いて“１”を示す。

ｊに示す信号２９６は、ｄに示すバス信号５２
６の値が２を示した時であつて、ｂのバス信号２
７６の値が16を示した後半から17を示す前半にお
いて“１”を示す。

ｋに示す信号２９７は、ｄに示すバス信号５２
６の値が３を示した時であつて、ｂのバス信号２
７６の値が16を示した後半から17を示す前半にお
いて、“１”を示す。

ｆに示す信号２９０は、ｄに示すバス信号５２
６の値が０、１、２、３を示すときにおいて、ｂ
に示すバス信号２７６の値が10を示した後半から
15を示し終つた時までに、６個のパルスとなつて
出力される。

第９図には送信レジスタ６０の具体的な回路例
が示されており、そのタイミング・チヤートは、
第２Ｂ図ａ〜ｅに示すようになつている。

６１は９ビツトのシリアルイン・シリアルアウ
ト・（Ｓ／Ｓ）レジスタであり、第２Ｂ図ａに示
すマツプ信号３８６を信号入力SIに受け、ｂの信
号２３１をオア・ゲート６３を介してクロツク端
子に受けて、ａのマツプ信号３８６のフレーム０
をロードする。つぎにｃに示すXSYNのタイミ
ングでｄのXCLKをアンド・ゲート６２でアンド
して、オア・ゲート６３を介してクロツク端子に
受けて、９ビツトＳ／Ｓレジスタ６１は、ｃの
XSYNの間、すでにロードされているフレーム
０の出力端子SOより出力し、アンド・ゲート６
４において、ｃのXSYNとアンドをとり、ｅの
データ出力DOUTとして出力する。

以下同様にして、フレーム１をロードし、その
フレームをDOUTとして出力している。

第１０図には、受信レジスタ８０の具体的な回
路例が示されており、そのタイミング・チヤート
は第２Ｂ図ｇ〜ｌに示されている。第１０図の構
成は、第９図の構成とインバータ８２が付加され
ている以外はほぼ同一である。第１０図のデータ
入力DINは、第９図のマツプ信号３８６に対応
し、以下同様にして、RCLKはXCLKに、
RSYNはXSYNに、信号２３２は２３１に、被
デマツプ信号９０はデータ出力DOUTに、９ビ
ツトＳ／Ｓレジスタ８１は６１に、アンド・ゲー
ト８３は６２にオア・ゲート８４は６３にそれぞ
れ対応しているが、アンド・ゲート８５の一方の
端子には、第２Ｂ図ｌの信号２３３が印加され
て、ａに示すマツプ信号３８６と同じ期間に９ビ
ツトＳ／Ｓレジスタ８１の出力をｊの被デマツプ
信号９０として同期受信回路４００に送出してい
る。

第１１図ａはPLL回路１００の回路構成を示
しており、１０１は、たとえば3.072MHzのクロ
ツク１０５を発振する発振器である。１１０は分
周回路であり、このクロツク１０５を受けて、ｂ
の表に示す信号１６１，１６２，１６３に制御さ
れて、15、16または17分周している。信号１６
３，１６２，１６１がそれぞれ“０”、“１”、
“１”を示した時には位相遅れすなわち、基本ク
ロツク１２１の周波数が低いと判断して、その分
周比を15とし、基本クロツク１２１の周波数を高
くし、“１”、“０”、“０”を示した時には、位相
遅れも進みもないものと判断してその分周比は16
とし、“１”、“０”、“１”を示した時には位相が
進んでいる、すなわち基本クロツク１２１の周波
数が高いものと判断して、その分周比を17とし、
基本クロツク１２１の周波数を低くすることによ
り、XSYNに同期した192KHzの基本クロツク１
２１を得ている。この分周回路１１０では、さら
に3.072MHzのクロツク１０５を第１１図ｂに示
すように、３、４または５分周して、768KHzの
周波数の信号１２８を得ている。また分周回路１
１０では、基本クロツク１２１を24分周して8K
Hzの周波数の信号１２６を得ており、また、信号
１２８とタイミングは異なるものの、その周波数
は同じである信号１２７を出力している。

１３０は位相比較回路であり、XSYNと信号
１２６，１２７を受けて、XSYNと信号１２６
の位相を比較している。この比較は125μsごとに
行われ、信号１２６の位相が進んでいるときには
信号１４１を出力し、位相が遅れているときには
信号１４２を出力し、比較が行われない期間にお
いては両信号１４１，１４２はともに“０”を示
す。

分周比制御回路１５０ではクロツク１０５と、
位相進みをあらわす信号１４１、位相遅れをあら
わす信号１４２、および信号１２８を受けて、信
号１４１が“１”のときには位相が進んでいると
判断して信号１６３，１６２，１６１を“１”、
“０”、“１”とし、信号１４２が“１”のときに
は位相遅れと判断して信号１６３，１６２，１６
１を“０”、“１”、“１”とし、信号１４１，１４
２がともに“０”であるときには“１”、“０”、
“１”を出力している。

第１２Ａ図は分周回路１１０の具体的回路例を
示しており、第１２Ｂ図はそのタイミング・チヤ
ートを示している。

第１２Ａ図の１１１は16進カウンタであり、そ
のクロツク端子には、第１２Ｂ図ａのクロツク１
０５が印加され、そのロード端子LDにはキヤリ
ー端子CRYの出力がインバータ１１７を介して
印加されている。

さらにこの16進カウンタ１１１のデータ端子
D0、D1、D2、D3は、それぞれ信号１６１，１
６２，１６３および＋5Vである。“Ｈ”が印加さ
れ、出力Q1およびQ2はアンド・ゲート１１２に
接続されてｅに示す信号１２９を得ている。

位相遅れのとき、すなわち信号１６３，１６
２，１６１が“０”、“１”、“１”のときにキヤリ
ーCRYが出力されると、インバータ１１７を介
して第１２Ｂ図ｂに示す信号１２８がロード端子
LDに印加された16進カウンタ１１１は、第１２
Ｂ図ｃのカウント値11をロードし、ａのクロツク
１０５をカウント・アツプしてそのカウント数が
11、14、15になるとそれぞれ出力Q1が“１”を
示し、また出力Q2はカウント数が12ないし15に
おいて“１”を示すから、そのアンドをとつてｅ
に示す信号１２９を得る。そのため、ｅに示す信
号１２９は、ｄのカウンタ１１１のQ0〜３の値
が14と15を示すときに“１”を示すことになる。

位相進みのときすなわち信号１６３，１６２，
１６１が“１”、“０”、“１”のときにキヤリー
CRYが出力されると、16進カウンタ１１１は、
第１２Ｂ図ｃの13をロードされ、クロツク１０５
をカウント・アツプしてそのカウント数が14、
15、になると、それぞれ出力Q1が“１”を示し、
また出力Q2はカウント数が13ないし15において
“１”を示すから、そのアンドをとつてｅに示す
信号１２９を得る。

同様に、位相の進みも遅れもないとき、すなわ
ち信号１６３，１６２，１６１が“１”、“０”、
“０”のときにキヤリーCRYが出力されると、16
進カウンタ１１１は第１２Ｂ図ｃのカウント値12
をロードされ、クロツク１０５をカウント・アツ
プして、そのカウント数が13、14、15になると、
それぞれ出力Q1が“１”を示し、また出力Q2は
カウント数が12ないし15において“１”を示すか
ら、そのアンドをとつてｅに示す信号１２９を得
る。

１１３および１１４はＤフリツプフロツプであ
り、フリツプフロツプ１１３のデータ端子Ｄには
ｅの信号１２９が印加され、そのクロツク端子に
はクロツク１０５がインバータ１１６を介して印
加され、出力Ｑはフリツプフロツプ１１４のデー
タ端子に印加される。フリツプフロツプ１１４の
データ端子にはクロツク１０５が印加され、その
出力Ｑからは信号１２９のａのクロツク１０５の
１サイクル分だけ遅れたｆに示す信号１２７が得
られる。この信号１２７は96進カウンタ１１５に
印加されて、1/4に分周された信号１２１と1/96
に分周された信号１２６とが得られる。

第１３Ａ図には、位相比較回路１３０の具体的
な回路例が示され、第１３Ｂ図にはそのタイミン
グ・チヤートが示されている。

１３１ないし１３３はＤフリツプフロツプであ
り、第１３Ｂ図ｂに示す信号１２６がＤフリツプ
フロツプ１３１のデータ端子Ｄに印加され、その
クロツク端子にａのXSYNがインバータ１３７
を介して印加されると、その出力Ｑおよびノツト
出力Ｑにはｃの１４３およびｄの１４４が出力さ
れる。ここではａのXSYNに対しｂの信号１２
６が遅れているときにはｃの信号１４３は“０”
を示し、進んでいるときには“１”を示すことに
なる。

ｅの信号１２７はフリツプフロツプ１３２，１
３３のクロツク端子に印加され、フリツプフロツ
プ１３２のデータ端子ＤにはXSYNがインバー
タ１３７を介して印加される。その出力であるｆ
に示す信号１４５はナンド・ゲート１３４の一方
の入力端子に印加され、この信号１４５はフリツ
プフロツプ１３３のデータ端子Ｄに印加されて、
その出力Ｑには、ｇに示す信号１４６が得られ、
これが、ナンド・ゲート１３４の他方の入力端子
にインバータ１３８を介して印加される。信号１
４５，１４６のアンドをとりそれを反転してｈの
信号１４７が得られる。

ｃの信号１４３とｈの信号１４７はノア・ゲー
ト１３５に入力されて、ｉに示す信号１４１が得
られる。また、ｄの信号１４４とｈの信号１４７
はノア・ゲート１３６に印加されて、ｊに示す信
号１４２が得られる。このｉおよびｊの信号１４
１，１４２はともに、XSYNの立下りの直後に
信号１２６から得られたデータのみを有効にする
ものである。

第１４Ａ図は分周比制御回路１５０の具体的回
路例を示し、第１４Ｂ図にそのタイミング・チヤ
ートが示されている。

１５１ないし１５５はＤフリツプフロツプであ
り、そのデータ端子Ｄが＋5Vすなわち“１”に
接続されたＤフリツプフロツプ１５２のクロツク
端子に、第１４Ｂ図ａの位相の進みを示す信号１
４１が印加されると、ｂに示す信号１６５が得ら
れ、インバータ１５７を介してｅのクロツク１０
５を印加されているフリツプフロツプ１５３のデ
ータ端子Ｄにｆに示す信号１２８が印加されて、
その出力ＱがＤフリツプフロツプ１５４，１５５
のクロツク端子に印加される。

一方、位相遅れを表わすｃの信号１４２はこの
時点では“０”であるために、フリツプフロツプ
１５１の出力Ｑであるｄの信号１６４は“０”で
ある。そこでｈおよびｇの信号１６２，１６３は
時間t₁以前ににおいて、それぞれ“０”、“１”を
示し、Ｄフリツプフロツプ１５５のノツトＱ出力
とｇの信号１６３を印加されたナンド・ゲート１
５６はｉに示す信号１６１を出力して“１”とす
る。この信号１６１は時間t₁の以前においては
“０”を示す。

第１４Ｂ図の時間t₁以後において、ｆの信号１
２８が“０”を示し、この信号１２８の立上りの
次に印加されたｅの信号１０５の後縁すなわち時
間t₂において、ｉの信号１６１は“１”から
“０”になる。

同様にして、時間t₃において、ｉの信号１６１
は“０”から“１”に、ｈの信号１６２は“０”
から“１”に、ｇの信号１６３は“１”から
“０”になる。この状態を第１１図ｂの信号に対
比するならば、時間t₁以前においては、第１４Ｂ
図ｇ，ｈ，ｉの信号１６３，１６２，１６１は、
それぞれ“１”、“０”、“０”を示しているから、
位相制御なしの状態を示している。時間t₁〜t₂に
おいては、同じ信号１６３，１６２，１６１は、
それぞれ“１”、“０”、“１”を示しているから位
相進みの状態を示している。時間t₃〜t₄では同じ
く、それぞれ“０”、“１”、“１”を示しているか
ら位相遅れを示している。時間t₄以後は位相制御
なしの状態を示している。

第１５Ａ図は、端末装置からのデータ信号（送
信データ信号SD）を受けて、PCM伝送路のデー
タ速度、たとえば、128kbps、192kbps、
256kbps、384kbps、1.544Mbps、2.048Mbpsなど
のうちの１つのデータ速度に合せるためのマツピ
ング回路３００の回路構成を示しており、そのタ
イミング・チヤートを第１５Ｂ図に示す。

これはマツピングを示す第３３図、また第３４
図のビツト番号０におけるＦビツトと、SYビツ
トと、ビツト番号７の各種制御信号すなわち
CS′，CI′，RS，ERおよびビツト番号１ないし６
のデータD0ないしD23を集線するための回路を
示している。Ｆビツト送出回路３１０は、第１５
Ｂ図ｂの信号２６０を受けて、ｃのＦビツトを示
す信号３１６“１”を出力する。1.25ms後すな
ち１マルチフレーム後のＦビツトは“０”である
ために、そのときにｃの信号３１６は“０”を示
している。

SD送出回路３２０は、第１５Ｂ図ｄ，ｅ，ｆ
に示す信号２６１，２６３を受けて、送信データ
SDをクロツク２７４でサンプリングして信号３
２６を出力している。

CS′送出回路３３０は、送信可信号CS′を信号
２６４でサンプリングし、第１５Ｂ図ｊに示す信
号２６５のタイミングで信号３３６を出力してい
る。

CI′送出回路３４０は、被呼表示信号CI′を信号
２６４でサンプリングし、第１５Ｂ図ｎに示す信
号２６７のタイミングで信号３４６を出力してい
る。ここで、このCI′送出回路３４０の構成は、
CS′送出回路３３０の構成に同じである。

SYビツト送出回路３５０は、信号５５１を受
けて第１５Ｂ図ｋに示す信号２７１のタイミング
で、信号３５６を出力している。

RS送出回路３６０は、送出要求信号RSを受け
て信号２６４でサンプリングして、第１５Ｂ図ｌ
の信号２７０のタイミングで、信号３６６を送出
している。ここで信号３６７はサンプリングされ
た信号RSを常時出力している。

ER送出回路３７０は、データ端末レデイ信号
ERを信号２６４でサンプリングし、第１５Ｂ図
ｍに示す信号２７２のタイミングで、信号３７６
を出力している。ここで、このER送出回路３７
０の構成は、CS′送出回路３３０の構成に同じで
ある。

集線回路３８０は、第１５Ｂ図ｃおよびｇの信
号３１６，３２６と、信号３３６，３４６，３５
６，３６６，３７６、を集線してオアをとり、第
１５Ｂ図ｐに示すマツプ信号３８６を出力してい
る。

第１６Ａ図は、Ｆビツト送出回路３１０の具体
的な回路の一例を示しており、第１６Ｂ図はその
各部の波形を示すタイミング・チヤートである。

３１１はＤフリツプフロツプであり、そのノツ
トＱ出力の第１６Ｂ図ｂに示す信号３１７がその
データ端子Ｄに接続されており、そのクロツク端
子にａの1.25ms間隔の信号２６０がインバータ
３１３を介して印加される。このｃの信号３１６
とａの信号２６０とがアンド・ゲート３１２でア
ンドされてｃの信号３１６を出力している。ｃの
信号３１２は10フレームごとにフレームのスター
トにおいて出力される。

第１７Ａ図は、SD送出回路３２０の具体的な
回路の一例を示し、第１７Ｂ図はその回路各部の
信号のタイミング・チヤートである。

24ビツトのシリアル・パラレル変換をするＳ／
Ｐレジスタ３２１は、第１７Ｂ図ｂに示す送信デ
ータSDをａのクロツク２７４でサンプリングし、
レジスタにロードして並列に出力している。ここ
で、ａのクロツク２７４は10フレームの期間
1.25msを24等分する信号であり、これは
19.2kbpsの周波数を有している。ｂの送信データ
SDは端末側から送られてきた０〜23のデータを
示している。

Ｓ／Ｐレジスタ３２１から並列にデータを受け
た24ビツトのパラレル・シリアル変換をするＰ／
Ｓレジスタ３２２は、ｃに示す信号２６２のタイ
ミングで受けたデータをロードし、ｄの信号２６
１のタイミングｅの信号２６３の期間にアンド・
ゲート３２３を介して、時間軸を拡大して示した
ｆ，ｇ，ｈ，ｉのうち、ｉの信号３２６を出力す
る。

ここでｈの信号２６３のくり返し周期は125μs
であり、ｈの１つの信号２６３の期間中のｇの信
号２６１のくり返し周波数は、192Kbps相当で、
各６個づつのデータを125μs間隔で1.25msの間に
４回送出している。

第１８Ａ図は、CS′送出回路３３０の具体的な
回路の一例を示し、第１８Ｂ図は、その回路各部
の信号のタイミング・チヤートである。

Ｄフリツプフロツプ３３１のデータ端子Ｄに
は、第１８Ｂ図ｂの送信可信号CS′が印加され、
そのクロツク端子にはａの信号が1.25msで間隔
で印加され、その出力Ｑの信号とｃの信号２６５
とがアンド・ゲート３３２に印加されて、ｄに示
す信号３３６が出力される。この信号３３６は送
信可信号CS′のPCM伝送路への送出タイミングを
示している。

このCS′送出回路３３０の動作は、CI′送出回路
３４０およびER送出回路３７０の動作と同じで
あり、送信可信号CS′を被呼表示信号CI′またはデ
ータ端末レデイ信号ERと呼び代え、また信号２
６５を信号２６７または信号２７２と呼び代え、
出力である信号３３６を信号３４６または信号３
７６と呼び代えることができる。

第１９Ａ図はSYビツト送出回路３５０の具体
的な回路の一例を示し、第１９Ｂ図はその回路各
部の信号のタイミング・チヤートを示している。
ここで、アンド・ゲート３５１には第１９Ｂ図ａ
およびｂに示す信号５５１および1.25ms間隔の
信号２７１が印加され、そのアンドをとつて、ｃ
の信号３５６を出力している。この信号３５６は
SYビツトのPCM伝送路への送出タイミングを指
示している。

第２０Ａ図はRS送出回路３６０の具体的な回
路の一例を示し、第２０Ｂ図はその回路各部の信
号のタイミング・チヤートを示している。

Ｄフリツプフロツプ３６１のデータ端子Ｄに
は、第２０Ｂ図ｂの送信要求信号RSが印加され、
そのクロツク端子にはａに示す信号２６４が印加
され、その出力Ｑにはｃに示す信号３６８が出力
される。ｃの信号３６８とｂの送信要求信号RS
はオア・ゲート３６３に印加され、オアされて、
Ｄフリツプフロツプ３６２のデータ端子Ｄに印加
される。このＤフリツプフロツプ３６２のクロツ
クは、ａの信号２６４が印加され、その出力Ｑに
はｄの信号３６７が出力される。このｄの信号３
６７は第３８図の送信RSに同じものである。

信号３６８は前回すなわち1.25ms前の送信要
求信号RSの値を示しており、この前回のRS（信
号３６８）が“０”で今回のRSが“０”である
と、ｄの信号３６７は“０”であり、前回のRS
が“０”で今回のRSが“１”であると、信号３
６７は“１”であり、前回のRSが“１”で今回
のRSが“０”であると信号３６７は“１”であ
り、前回のRSが“１”で今回のRSが“０”であ
ると信号３６７は“１”である。要約すると前回
のRSと今回のRSのいずれかが“１”であれば信
号３６は“１”を示す。

この信号３６７と第２０Ｂ図ｅの信号２７０と
はアンド・ゲート３６４に印加されて、アンドさ
れｆに示す信号３６６を出力する。この信号３６
６は、送信要求信号RSをPCM伝送路に送出する
ためのタイミングを示している。

第２１Ａ図は集線回路３８０の具体的な回路の
一例を示し、第２１Ｂ図はその回路各部の信号の
タイミング・チヤートである。

第２１Ｂ図ａの信号３１６、ｄの信号３２６、
ｅの信号３３６、ｇの信号３４６、ｃの信号３５
６、ｂの信号３６６、およびｆの信号３７６がオ
ア・ゲート３８１に印刷されてｈに示すマツプ信
号３８６を出力する。したがつて、10フレームか
らなるマルチ・フレームの最初にＦビツトが、つ
ぎの６ビツトにデータD0〜５が、最初のフレー
ムの最後のビツトに送信要求信号Ｒが送出され
る。

第２のフレームの最初のビツトでSYビツトが、
つぎの６ビツトにデータD6〜11が、最後のビツ
トに送信可信号CS′が送出される。

第３のフレームの最初のビツトは“０”で、つ
ぎの６ビツトにデータD12〜17が、最後のビツト
にｆに示す信号３７６のデータ端末レデイ信号
ERが送出される。

第４のフレームの最初のビツトは“０”で、つ
ぎの６ビツトにデータD18〜23が、最後のビツト
にｇに示す信号３４６の被呼表示信号CI′が送出
される。

第５のフレームから第10のフレームの間このｈ
の信号３８６は、すべて“０”を示す。このよう
にして、第３３図に示したマツピングが実行され
る。

第２２Ａ図は、たとえば、128kbps，192kbps，
256kbps，384kbps，1.544Mbps，2.048Mbpsなど
のうちの１つのデータ速度のPCM伝送路からの
データ入力DINである被デマツプ信号９０を受
けて、デマツピングして端末装置の速度に合わせ
て受信データRDを端末装置に伝送するためのデ
マツピング回路４００の構成図を示しており、第
２２Ｂ図にその各部の波形のタイミング・チヤー
トを示している。

Ｆビツト受信回路４１０では、第２２Ｂ図ｂの
被デマツプ信号９０から、Ｆビツト信号を検出
し、どのフレーム番号（フレーム０〜９）のＦビ
ツトであるかを示すバス信号５２６を出力し、フ
レーム同期がとれた状態にあるか否かを示す信号
５０１を出力している。ここで、Ｆビツトを検出
するために、基本クロツク１２１と、バス信号２
８６に含まれる信号２８７，２８８が用いられ、
信号２８７は第２２Ｂ図ｃに示すように各フレー
ムの第１ビツトの位置のタイミングで印加されて
いる。信号２８８はバス信号５２６を出力するタ
イミングを示すために、各フレームごとに印加さ
れている。

RD受信回路５６０では、第２２Ｂ図ｂの被デ
マツプ信号９０をｄの信号２９０でサンプリング
し、ｅに示す信号２６２のタイミングでｆに示す
信号２７５の期間に、サンプルされたｇの受信デ
ータRDを端末側へ出力している。このｇの受信
データRDは、端末機器の動作に適した、たとえ
ば19.2kbpsの速度となつている。

CS受信回路５８０では、第２２Ｂ図ｂの被デ
マツプ信号９０をｌの信号２９４でサンプルし
て、ｍの送信可信号CSを取り出している。ここ
で信号３６７および５５１がともに“１”である
ときのみ送信可信号CSが送出される。

CI受信回路５９５では、第２２Ｂ図ｂの被デ
マツプ信号９０をｑの信号２９７でサンプルし
て、ｒの被呼表示信号CIを取り出し送出してい
る。

SYビツト受信回路５３０では、第２２Ｂ図ｂ
の被デマツプ信号９０をｈの信号２８９でサンプ
ルして、そのサンプル結果を信号５０１が“１”
のときにおいてのみ、信号５５１として送出す
る。

CD受信回路５７０では、第２２Ｂ図ｂの被デ
マツプ信号９０をｉの信号２９３でサンプリング
して、その結果をｊの信号２６４のタイミングで
ｋに示す受信キヤリア検出信号CDとして出力し
ている。

DR受信回路５９０はCI受信回路５９５と同じ
動作をし、信号２９７をｎの信号２９６に被呼表
示信号CIをｐのデータ・セツト・レデイ信号DR
と呼び代えることができる。

第２３Ａ図はＦビツト受信回路４１０の内部構
成を示す図であり、第２３Ｂ図はその各部の波形
のタイミング・チヤートを示している。ここで第
２３Ｂ図ｂには、被デマツプ信号９０のＦビツト
のみが表示されており、他のデータ信号や制御信
号はすべて“０”として表示されている。

フレームカウンタ４２０では、基本クロツク１
２１と第２３Ｂ図ａの信号２８７とを受けてｃの
バス信号４４０を出力している。このｃのバス信
号４４０はフレームの番号０〜９を示しており、
このフレーム番号が０のときにａの信号２８７の
タイミングでｄの信号４４１を出力している。ｇ
の信号５０１が“０”の場合にｆに示す信号４７
１を受けたときには、フレーム・カウンタの出力
であるバス信号４４０をカウント・アツプするこ
とができず、ｅの信号４７０を受けると、カウン
ト・アツプすることが可能となり、ａの信号２８
７が印加されるごとに、ｃのバス信号４４０の内
容を０からカウント・アツプして９にし、再び０
に戻す。ここでｆの信号４７１が印加されるとカ
ウント・アツプはされず、ｅの信号４７０が印加
されたときにカウント・アツプすることが可能と
なる。

ｇの信号５０１が“１”の場合には、ｅの信号
４７０およびｆの信号４７１の印加されるか否か
にかかわらず、ａの信号２８７をフレーム・カウ
ンタ４２０はカウント・アツプして、ｃのバス信
号４４０の内容を０〜９へ、さらに０に戻し再び
９へとカウントする動作を続ける。

比較回路４５０では、ｇの信号５０１が“０”
の場合に、ｂのＦビツトのみを表わす被デマツプ
信号９０を、ｄの信号４４１のタイミングで比較
回路４５０内のフリツプフロツプの回路状態と比
較し、一致が得られれば、Ｆビツトを検出したこ
とになるからｅの信号４７０を出力し内部のフリ
ツプフロツプの状態を反転し、不一致であれば、
Ｆビツトを検出していないことになるために、ｆ
の信号４７１を出力し、内部のフリツプフロツプ
の状態は反転されない。

ｇの信号５０１が“１”の場合には、ｂのＦビ
ツトのみを表わす被デマツプ信号９０と内部のフ
リツプフロツプの状態との一致または不一致にか
かわらず、ｄの信号４４１が印加されるごとに、
フリツプフロツプの状態は反転する。

保護回路４８０では、基本クロツク１２１を印
加されており、ｆの不一致を表わす信号４７１が
２回繰り返して印加されると、同期がはずれたも
のとしてｇの信号５０１を“０”とし、一致を表
わすｅの信号４７０が４回繰り返して印加される
と、フレーム同期がなされたものとしてｇの信号
５０１は“１”になる。このようにすることによ
つて、たとえ雑音を受けたとしても、ただちに同
期状態を表わす信号５０１が変化しないようにす
ることにより、保護をしている。

バス信号４４０を受けたラツチ回路５２０は、
信号２８８のタイミングでラツチしたｃのバス信
号４４０の内容（フレーム番号）をバス信号５２
６として送出する。

第２４Ａ図には、フレーム・カウンタ４２０の
具体的な回路例が示されており、第２４Ｂ図には
その回路の各部の波形のタイミング・チヤートが
示されている。

Ｄフリツプフロツプ４２１のクロツク端子には
第２４Ｂ図ａの基本クロツク１２１がインバータ
４３０を介して印加され、そのデータ端子Ｄに
は、ｂの信号２８７が印加されて、その出力Ｑに
はｃの信号４４２が得られる。

一方Ｄフリツプフロツプ４２２のクロツク端子
には、ｈの一致を表わす信号４７０がインバータ
４３１を介して印加され、そのデータ端子Ｄは＋
5Vに接続されて“１”となつており、そのリセ
ツト端子には、不一致を表わす信号４７１が印加
されている。ｈの一致を表わす信号４７０が印加
されると、Ｄフリツプフロツプ４２２の出力Ｑの
ｄの信号４４５は“１”となり、この状態は不一
致を表わす信号４７１が印加されるまで続く。ｄ
の信号４４５と信号５０１とｇの信号４４４とが
２つのオア・ゲート４２８，４２９でオアされ
て、その出力は10進のカウンタ４２４のイネーブ
ル端子に印加される。このイネーブル端子が
“１”であるときにｃの信号４４２が10進のカウ
ンタ４２４に印加されるごとにカウント・アツプ
する。

このカウンタ４２４の出力Q0、Q1、Q2、Q3
はオア・ゲート４２５とノア・ゲート４２６を介
して、第２４Ｂ図ｉの信号４４１が得られる。こ
の信号４４１は、ｅのバス信号の内容であるフレ
ーム番号が０で、かつｂのフレームの先頭を表わ
す信号２８７が印加されたときに“１”を示し、
Ｆビツト信号の存在を表わしている。

Ｄフリツプフロツプ４２３のクロツク端子に
は、第２４Ｂ図ａの基本クロツク１２１が印加さ
れ、そのデータ端子Ｄには、オア・ゲート４２５
の出力が印加されており、ｅのバス信号４４０の
値が１〜９のときに“１”を示すｇの信号４４４
が出力される。

オア・ゲート４２９の出力を印加されたカウン
ト４２４のイネーブル端子ENBが“１”になる
のは、フレーム同期の確立を表わす信号５０１が
“１”であるとき、ｈの一致を表わす信号４７０
が印加されたとき、および、カウンタ４２４の出
力であるｅのバス信号４４０の値が１〜９のと
き、すなわちｇの信号４４４が“１”のときであ
る。

このようにして、イネーブル端子ENBが“１”
のときに、カウンタ４２４はカウント・アツプ
し、ｅのバス信号４４０の内容が９になると、カ
ウンタ４２４の各出力Q_A，Q_Dおよびインバータ
４３２，４３３を介して出力QB，Q_Cを印加され
たナンド・ゲート４２７は、ｆの信号４４３を
“１”から“０”にしてロード端子LDに印加して
０をロードし、再びカウント・アツプがなされ
る。

第２５Ａ図は、比較回路４５０の具体的回路の
一例を示し、第２５Ｂ図は、その回路各部の波形
のタイミング・チヤートを示している。ここで第
２５Ｂ図ｃには、被デマツプ信号９０のＦビツト
のみが表示されており、他のデータ信号や制御信
号はすべて“０”として表示されている。

Ｄフリツプフロツプ４５３のデータ端子は、そ
のノツトＱ出力に接続されているから、クロツク
端子に印加される第２５Ｂ図ｊの信号４７５が印
加されるごとに、その出力Ｑのｄの信号４７２は
反転する。このＤフリツプフロツプ４５３の出力
Ｑのｄの信号４７２と、ｃのＦビツトのみを表わ
した被デマツプ信号９０とは、エクスクルージ
ブ・オア・ゲート４５８が排他的にオアされ、そ
の出力は、インバータ４６０を介してナンド・ゲ
ート４５４に、および直接にナンド・ゲート４５
５に印加される。これらのナンド・ゲート４５４
および４５５には、ｂの信号４４１が印加されて
おり、各ナンド・ゲート４５４と４５５の出力で
あるｅの信号４７３とｆの信号４７４とは、それ
ぞれ、Ｄフリツプフロツプ４５１，４５２のデー
タ端子Ｄに印加されている。

これらのＤフリツプフロツプ４５１および４５
２のクロツク端子には、ともにインバータ４５９
を介してａの基本クロツク１２１が印加されてお
り、Ｄフリツプフロツプ４５１の出力Ｑにはｈの
信号４７０が、４５２の出力Ｑにはｉの信号４７
１が出力される。ここでｈの信号４７０は、ｃの
被デマツプ信号９０とｄの信号４７２が一致した
ときに出力（“０”）され、不一致のときにはｉの
信号４７１が出力（“０”）される。

Ｄフリツプフロツプ４５２のノツトＱ出力とｇ
の信号５０１はアンド・ゲート４５６でアンドさ
れて、その出力はノア・ゲート４５７に印加さ
れ、Ｄフリツプフロツプ４５１のノツトＱ出力と
ノアをとつて、ｊの信号４７５を得て、これがＤ
フリツプフロツプ４５３のクロツク端子に印加さ
れている。ｇの信号５０１はフレーム同期が確立
しているときに“１”を示す信号であり、“０”
を示しかつ４７１が“０”のときには、Ｄフリツ
プフロツプ４５３の反転をせしめない。信号５０
１が“１”で信号４７１が“０”のとき（不一致
のとき）には、Ｄフリツプフロツプ４５３の反転
をせしめる。信号５０１の値のいかんにかかわら
ず信号４７０が“０”のとき（一致のとき）に
は、Ｄフリツプフロツプ４５３を反転する。

第２６Ａ図には、保護回路４８０の具体的な回
路の一実施例が示されており、第２６Ｂ図にはそ
の各部における波形のタイミング・チヤートが示
されている。

Ｄフリツプフロツプ４８２のノツトＱ出力はそ
のデータ端子Ｄに接続され、そのクロツク端子に
は、第２６Ｂ図ａの一致を表わす信号４７０が印
加され、そのＱ出力にはｂの信号５０２が得られ
る。

このｂの信号５０２とａの信号４７０とはオ
ア・ゲート４８８に印加されて、オアされ、ｃの
信号５０３が得られ、これがアツプ・ダウン・カ
ウンタ４８１のアツプ・カウント端子UCに印加
される。このアツプ・ダウン・カウンタ４８１の
端子Ａは“１”（＋5V）に、端子Ｂ，Ｃ，Ｄは
“０”に設定され、ロード端子LDに“０”が印加
されると、出力端子Q0は“１”に、Q1，Q2，
Q3は“０”にセツトされる。アツプ・ダウン・
カウンタ４８１のダウン・カウント端子DCには、
ｄの信号４７１が印加されている。

ｅの出力端子Q0が“１”で、Q1〜Q3がすべて
“０”のときにｃの信号５０３がアツプ・カウン
ト端子UCに印加されると、ｅの出力端子Q0〜
Q3のカウント値は２になり、そのために出力端
子Q1は“１”となる。つぎにｃの信号５０３が
“１”から“０”になるときに、インバータ４９
１を介して信号５０３が印加されたナンド・ゲー
ト４８９の出力は、ｆの信号５０４のように
“１”から“０”になる。このｆの信号５０４を
データ端子Ｄに受けたＤフリツプフロツプ４８３
では、ｇの基本クロツク１２１をクロツク端子に
受けて、ｈに示す信号５０５を“１”から“０”
にする。このｈの信号５０５をプリセツト端子
PRに受けたＤフリツプフロツプ４８５は、出力
Ｑをｉの信号５０１に示すように、“０”から
“１”にする。

フリツプフロツプ４８３のノツトＱ出力は、Ｄ
フリツプフロツプ４８６のデータ端子に印加さ
れ、そのクロツク端子には基本クロツク１２１が
インバータ４９２を介して印加され、その出力Ｑ
にはｊの信号５０６の最初の“０”を示す信号と
は逆極性の信号が得られ、これが、ノア・ゲート
４９０を介してｊの信号５０６となる。

このｊの信号５０６はアツプ・ダウン・カウン
タ４８１のロード端子LDに印加され、その端子
Ａ〜Ｄの値すなわち１をロードするために、ｅの
出力Q0〜Q3の値は再び１になる。

アツプ・ダウン・カウンタ４８１のダウン・カ
ウント端子DCにｄの不一致をあらわす信号４７
１が印加されると、ｅの出力Q0〜Q3は０を示
し、ｄの信号４７１の２つ目の“０”を示す信号
が印加されると、アツプ・ダウン・カウンタ４８
１のカウント値は負になつてしまうために、ボロ
ー端子BRWから“０”を示すｋの信号５０９を
出力する。

この信号５０９はフリツプフロツプ４８４のデ
ータ端子に印加され、そのクロツク端子には、ｇ
の基本クロツク１２１が印加されて、そのノツト
Ｑ出力にはｌの信号５０７が得られる。

このｌの信号５０７は、Ｄフリツプフロツプ４
８５のクロツク端子に印加されて、その出力Ｑの
ｉに示す信号５０１は“１”から“０”になる。
ｌの信号５０７はＤフリツプフロツプ４８７のデ
ータ端子Ｄにも印加され、その出力Ｑはｍの信号
５０８に示すようになる。このｍの信号５０８は
ノア・ゲート４９０に印加され、ｊの信号５０６
の２つ目の“０”を示す信号を得て、この信号５
０６がアツプ・ダウン・カウンタ４８１のロード
端子LDに印加されて、端子Ａ〜Ｄに設定された
値１をロードするために、ｅの出力Q0〜Q3の値
は再度１を示す。

このようにして、ａの信号４７０によりアツ
プ・カウントをし、ｄの信号４７１によりダウ
ン・カウントをする動作が続けられ、ａの一致を
示す信号４７０が４回連続して印加されると、ｉ
の信号５０１は“０”から“１”になり、そこで
ｄの不一致を示す信号４７１が連続して２回印加
されると、ｉの信号５０１は“１”から“０”に
なる。

第２７図はラツチ回路５２０の具体的な回路の
一例を示している。ここで、ラツチ５２１には、
データ端子D0〜D3にフレーム番号を表わすバス
信号４４０を受けて、信号２８８（第８図ｃ参
照）の印加されるごとに、出力Q0〜Q3をバス信
号５２６（第８Ｂ図ｄ参照）として出力する。

第２８Ａ図はSYビツト受信回路５３０の具体
的な回路の一実施例を示しており、その各部の波
形のタイミング・チヤート第２８Ｂ図に示されて
いる。ここで第２８Ｂ図ｂの被デマツプ信号９０
は、SYビツトのみを表わし、他のデータ信号や
制御信号は“０”として示した。

Ｄフリツプフロツプ５３１，５３２，５３３の
リセツト端子Ｒには、信号５０１が２つのインバ
ータ５４２，５４３を介して印加され、信号５０
１が“１”のときに、Ｄフリツプフロツプ５３１
のデータ端子Ｄには、第２８Ｂ図ｂの被デマツプ
信号９０が印加され、そのクロツク端子には、ａ
の信号２８９が印加され、その出力Ｑにはｃの信
号５５２が得られる。この信号５５２は、Ｄフリ
ツプフロツプ５３２のデータ端子Ｄに印加され、
その出力端子Ｑには、ｄの信号５５３が得られ
る。この信号５５３は、Ｄフリツプフロツプ５３
３のデータ端子に印加され、その出力Ｑには、ｅ
の信号５５４が得られる。

Ｄフリツプフロツプ５３１，５３２，５３３の
各ノツトＱ出力は、ノア・ゲート５３７に印加さ
れ、その出力はＤフリツプフロツプ５３４のデー
タ端子に印加されている。このＤフリツプフロツ
プ５３４のクロツク端子には、ａの信号２８９
が、インバータ５４１を介して印加され、その出
力Ｑにはｆに示す信号５５５が得られる。

Ｄフリツプフロツプ５３１，５３２，５３３の
各Ｑ出力は、ノア・ゲート５３８に印加され、そ
の出力はＤフリツプフロツプ５３６のデータ端子
に印加されている。このＤフリツプフロツプ５３
６のクロツク端子には、ａの信号２８９が、イン
バータ５４１を介して印加され、その出力Ｑには
ｈに示す信号５５６が得られる。

Ｄフリツプフロツプ５３５のデータ端子Ｄは
“１”（＋5V）になつており、そのリセツト端子
Ｒには、ｈの信号５５６とインバータ５４２を介
した信号５０１とがノア・ゲート５３９を介して
印加されている。また、フリツプフロツプ５３５
のクロツク端子には、ｆの信号５５５が印加され
て、信号５０１が“１”で信号５５６が“０”で
あるときにはそのリセツト端子Ｒは“１”である
ために、ｆの信号５５５が印加されると、その出
力Ｑはｇの信号５５１に示すように、“１”にな
り、その後、ｃ，ｄ，ｅの信号５５２，５５３，
５５４がすべて“０”になつたとき、フリツプフ
ロツプ５３６のデータ端子Ｄは“１”になるか
ら、そのときクロツク端子にインバータ５４１を
介して印加されたａの信号２８９によつて、ｈの
信号５５６は“０”から“１”となり、この信号
５５６はノア・ゲート５３９を介してＤフリツプ
フロツプ５３５のリセツト端子Ｒを“０”とする
ためにリセツトされて、Ｄフリツプフロツプ５３
５の出力Ｑは、ｇの信号５５１に示すように
“１”から“０”になる。

同期状態を表わす信号５０１が“０”の場合に
は、Ｄフリツプフロツプ５３５のリセツト端子Ｒ
が“０”となるためにリセツトされて、信号５５
１は、つねに“０”になる。

この第２８Ａ図に示したSYビツト受信回路５
３０では、第２８Ｂ図ａのSYビツトをサンプル
するための信号２８９でｂのSYビツトのみを表
わした被デマツプ信号９０サンプルし、３回連続
してSYビツトの“１”をサンプルすることがで
きたときには、通信の相手装置側の終端装置が、
Ｆビツトに対して同期状態になつたものと判断し
て、ｇの信号５５１を“０”から“１”にする。
逆に、３回連続してｂのSYビツトのみを表わし
た被デマツプ信号９０の“０”をａの信号２８９
でサンプルしたときには、相手装置側の終端装置
がＦビツトに対して同期状態ではなくなつたもの
と判断して、ｇの信号５５１を“１”から“０”
にする。

第２９Ａ図には、RD受信回路５６０の具体的
な回路の一例が示されており、その各部の波形の
タイミング・チヤートが第２９Ｂ図に示されてい
る。ここで第２９Ｂ図ｂの被デマツプ信号９０
は、データ信号のみを表わし、他の制御信号はす
べて“０”として示している。

24ビツトのシリアル入力データをパラレル・デ
ータに変換するＳ／Ｐレジスタ５６１では、第２
９Ｂ図ｂのデータのみを表わしている被デマツプ
信号９０をデータ入力端子DIに受けて、クロツ
ク端子に印加されたａの信号２９０でサンプル
し、ロードして24ビツトのデータとして並列出力
する。この並列出力された24ビツトのデータは、
パラレル・データをシリアルデータに変換する
Ｐ／Ｓレジスタ５６２に印加される。

Ｐ／Ｓレジスタ５６２では、このパラレルデー
タをｃの信号２６２の“１”でロードし、“０”
の間ｄのクロツク２７５でｅの受信データRDを
順次出力していく。

第３０Ａ図は、CD受信回路５７０の具体的な
回路の一例を示し、第３０Ｂ図にその各部の波形
のタイミング・チヤートを示している。ここで第
３０Ｂ図ｂの被デマツプ信号９０は受信キヤリア
検出信号CDのみを表わし、他の制御信号および
データ信号はすべて“０”として示した。

Ｄフリツプフロツプ５７１のデータ端子Ｄに
は、第３０Ｂ図ｂの被デマツプ信号９０が印加さ
れ、そのクロツク端子にはａの信号２９３が印加
されて、その出力はＤフリツプフロツプ５７２の
データ端子に印加される。その後ｃの信号２６４
がＤフリツプフロツプ５７２のクロツク端子に印
加されると、それまで“０”であつたｄに示す出
力Ｑの信号５７６は“１”となる。ｂの受信キヤ
リア検出信号CDのみを表わしている被デマツプ
信号９０が“０”であれば、つぎにｃの信号２６
４が印加されると、ｄの受信キヤリア検出信号
CDである信号５７６は“０”を示す。第３０Ｂ
図中の矢印はｂの被デマツプ信号９０が、ｄの矢
印で示した信号５７６によつて出力されることを
表わしている。

第３１図はCS受信回路５８０の具体的な回路
の一例を示している。Ｄフリツプフロツプ５８１
のデータ端子Ｄに、第２２Ｂ図ｂの被デマツプ９
０が印加され、そのクロツク端子に1.25msの周
期を有するｌの信号２９４が印加されると、その
出力Ｑが得られ、この出力Ｑはアンド・ゲート５
８２に印加される。このアンド・ゲート５８２に
は、信号３６７（第２０Ｂ図ｄ参照）および５５
１（第２８Ｂ図ｇ参照）が印加されて、その出力
には第２２Ｂ図ｍの送信可信号CSが得られる。
これを受けた端末機では送信を開始する。

第３２図はDR受信回路５９０の具体的な回路
の一例を示している。Ｄフリツプフロツプ５９１
のデータ端子Ｄには、第２２Ｂ図ｂの被デマツプ
信号９０が印加され、そのクロツク端子には、ｎ
の信号２９６が印加されて、ｐのデータ・セツ
ト・レデイ信号DRを出力する。

CI受信回路５９５の具体的な回路は、第３２
図に示した回路と同じであり、信号２９６に代え
て、第２２Ｂ図ｇの信号２９７が印加され、ｒに
示す被呼表示信号CI（その値は“０”で表示して
ある）がデータ・セツト・レデイ信号DRに代え
て出力されている。

このようにして、デマツピング回路４００から
各種の信号RD，CS，CD，DR，CIがパラレルに
端末装置に対して送出される。

［発明の効果］以上の説明から明らかなように、本発明による
ならば、種々の速度、たとえば、128kbps，
192kbps，256kbps，384kbps，1.544Mbps，
2.048Mbpsなどのうちの１つのデータ速度で伝送
可能な１つのPCM伝送路の終端装置として本発
明の装置を用いるならば、伝送速度が変更されて
も、何等の操作も必要とされず、PCM伝送路の
タイミングに合わせて伝送し、速度変換をして端
末機の要求する速度で送受することが可能となつ
た。したがつて、本発明の効果は極めて大きい。

【図面の簡単な説明】

第１Ａ図は、本発明の動作概念を説明するため
の概念構成図、第１Ｂ図は、第１Ａ図各部の波形
を示すタイミング・チヤート、第２Ａ図は、本発
明の終端装置の一実施例を表わす構成図、第２Ｂ
図は、第２Ａ図各部の波形のタイミング・チヤー
ト、第３図および第４図は、タイミング発生回路
の発生するデータ端末装置へのタイミング信号と
データ端末装置でサンプルされるデータの関係を
表わすタイミング・チヤート、第５図は、タイミ
ング発生回路２００の一実施例を示す回路構成
図、第６Ａ図および第６Ｂ図は、第５図のタイミ
ング発生回路２００に含まれるレジスタ用タイミ
ング回路２１０の一実施例を示す回路構成図と、
その各部の波形を示すタイミング・チヤート、第
７Ａ図および第７Ｂ図は、第５図のタイミング発
生回路２００に含まれるクロツク・タイミング回
路２４０の一実施例を示す回路構成図と、その各
部の波形を示すタイミング・チヤート、第８Ａ図
および第８Ｂ図は、第５図のタイミング発生回路
２００に含まれる受信用タイミング回路２８０の
一実施例を示す回路構成図と、その各部の波形を
示すタイミング・チヤート、第９図は、第２Ａ図
の送信レジスタ６０の一実施例を示す回路構成
図、第１０図は、第２Ａ図の受信レジスタ８０の
一実施例を示す回路構成図、第１１図は、第２Ａ
図のPLL回路１００の一実施例を示す回路構成
図とその状態図、第１２Ａ図および第１２Ｂ図
は、第１１図のPLL回路１００に含まれる分周
回路１１０の一実施例を示す回路構成図とその各
部の波形を示すタイミング・チヤート、第１３Ａ
図および第１３Ｂ図は、第１１図のPLL回路１
００に含まれる位相比較回路１３０の一実施例を
示す回路構成図と各部の波形を示すタイミング・
チヤート、第１４Ａ図および第１４Ｂ図は、第１
１図のPLL回路１００に含まれる分周比制御回
路１５０の一実施例を示す回路構成図と各部の波
形を示すタイミング・チヤート、第１５Ａ図およ
び第１５Ｂ図は、第２Ａ図のマツピング回路３０
０の一実施例を示す回路構成図と各部の波形を示
すタイミング・チヤート、第１６Ａ図および第１
６Ｂ図は、第１５Ａ図のＦビツト送出回路３１０
の一実施例を示す回路構成図と各部の波形を示す
タイミング・チヤート、第１７Ａ図およ第１７Ｂ
図は、第１５Ａ図のSD送出回路３２０の一実施
例を示す回路構成図と各部の波形を示すタイミン
グ・チヤート、第１８Ａ図および第１８Ｂ図は、
第１５Ａ図のCS′送出回路３３０の一実施例を示
す回路構成図と各部の波形を示すタイミング・チ
ヤート、第１９Ａ図および第１９Ｂ図は、第１５
Ａ図のSYビツト送出回路３５０の一実施例を示
す回路構成図と各部の波形を示すタイミング・チ
ヤート、第２０Ａ図および第２０Ｂ図は、第１５
Ａ図のRS送出回路３６０の一実施例を示す回路
構成図と各部の波形を示すタイミング・チヤー
ト、第２１Ａ図および第２１Ｂ図は、第１５Ａ図
の集線回路３８０の一実施例を示す回路構成図と
各部の波形を示すタイミング・チヤート、第２２
Ａ図および第２２Ｂ図は、第２Ａ図のデマツピン
グ回路４００の一実施例を示す回路構成図と各部
の波形を示すタイミング・チヤート、第２３Ａ図
および第２３Ｂ図は、第２２Ａ図のＦビツト受信
回路４１０の一実施例を示す構成図と各部の波形
を示すタイミング・チヤート、第２４Ａ図および
第２４Ｂ図は、第２３Ａ図のフレーム・カウンタ
４２０の一実施例を示す回路構成図と各部の波形
を示すタイミング・チヤート、第２５Ａ図および
第２５Ｂ図は、第２３Ａ図の比較回路４５０の一
実施例を示す回路構成図と各部の波形を示すタイ
ミング・チヤート、第２６Ａ図および第２６Ｂ図
は、第２３Ａ図の保護回路４８０の一実施例を示
す回路構成図と各部の波形を示すタイミング・チ
ヤート、第２７図は、第２３Ａ図のラツチ回路５
２０の一実施例を示す回路構成図、第２８Ａ図お
よび第２８Ｂ図は、第２２Ａ図のSYビツト受信
回路５３０の一実施例を示す回路構成図と各部の
波形を示すタイミング・チヤート、第２９Ａ図お
よび第２９Ｂ図は、第２２Ａ図のRD受信回路５
６０の一実施例を示す回路構成図と各部の波形を
示すタイミング・チヤート、第３０Ａ図および第
３０Ｂ図は、第２２Ａ図のCD受信回路５７０の
一実施例を示す回路構成図と各部の波形を示すタ
イミング・チヤート、第３１図は、第２２Ａ図の
CS受信回路５８０の一実施例を示す回路構成図、
第３２図は、第２２Ａ図のDR受信回路５９０の
一実施例を示す回路構成図、第３３図および第３
４図は、従来の制御信号とデータを収容するマツ
ピングのタイムスロツトを示すタイミング・チヤ
ート、第３５図、第３６図および第３７図は、従
来の伝送系の概念構成図、第３８図は、第３６図
および第３７図の動作を説明するためのタイミン
グ・チヤート、第３９図は第３６図および第３７
図において用いる信号遅延を行うための回路構成
図である。５Ａ，５Ｂ…終端装置、８…PCM交換スイツ
チ、６０…送信レジスタ、６１…９ビツトＳ／Ｓ
レジスタ、６２…アンド・ゲート、６３…オア・
ゲート、６４…アンド．ゲート、８０…受信レジ
スタ、８１…９ビツトＳ／Ｓレジスタ、８２…イ
ンバータ、８３…アンド・ゲート、８４…オア・
ゲート、８５…アンド・ゲート、９０…被デマツ
プ信号、１００…PLL回路、１０１…発振器、
１０５…クロツク、１１０…分周回路、１１１…
16進カウンタ、１１２…アンド・ゲート、１１
３，１１４…Ｄフリツプフロツプ、１１５…96進
カウンタ、１１６，１１７…インバータ、１２１
…基本クロツク、１２６〜１２９…信号、１３０
…位相比較回路、１３１〜１３３…Ｄフリツプフ
ロツプ、１３４…ナンド・ゲート、１３５，１３
６…ノア・ゲート、１３７，１３８…インバー
タ、１４１〜１４７…信号、１５０…分周比制御
回路、１５１〜１５５…Ｄフリツプフロツプ、１
５６…ナンド・ゲート、１５７…インバータ、１
６１〜１６５…信号、２００…タイミンク発生回
路、２１０…レジスタ用タイミング回路、２１１
…24進カウンタ、２１２，２１３…Ｄフリツプフ
ロツプ、２１４〜２１７…アンド・ゲート、２１
８〜２２０…インバータ、２３１〜２３５…信
号、２４０…クロツク・タイミング回路、２４１
…８段Ｓ／Ｐレジスタ、２４２…24進フレーム・
カウンタ、２４３…10進マルチ・フレーム・カウ
ンタ、２４４…デコーダ、２４５…フリツプフロ
ツプ群、２４６，２４７…デコーダ、２４８…10
進カウンタ、２４９，２５０…アンド・ゲート、
２５１〜２５３…インバータ、２５８…信号、２
５９…バス信号、２６０〜２６７，２７０〜２７
３…信号、２７４，２７５…クロツク、２７６，
２７７…バス信号、２７８，２７９…信号、２８
０…受信用タイミング回路、２８１…デコーダ、
２８２…フリツプフロツプ群、２８３…インバー
タ、２８６…バス信号、２８７〜２９０，２９
３，２９４，２９６〜２９８…信号、３００…マ
ツピング回路、３１０…Ｆビツト送出回路、３１
１…Ｄフリツプフロツプ、３１２…アンド・ゲー
ト、３１３…インバータ、３１６，３１７…信
号、３２０…SD送出回路、３２１…Ｓ／Ｐレジ
スタ、３２２…Ｐ／Ｓレジスタ、３２３…アン
ド・ゲート、３２６…信号、３３０…CS′送出回
路、３３１…Ｄフリツプフロツプ、３３２…アン
ド・ゲート、３３６…信号、３４０…CI′送出回
路、３４６…信号、３５０…SYビツト、３５１
…アンド・ゲート、３５６…信号、３６０…RS
送出回路、３６１，３６２…Ｄフリツプフロツ
プ、３６３…オア・ゲート、３６４…アンド・ゲ
ート、３６６〜３６８…信号、３７０…ER送出
回路、３７６…信号、３８０…集線回路、３８１
…オア・ゲート、３８６…マツプ信号、４００…
デマツピング回路、４１０…Ｆビツト受信回路、
４２０…フレーム・カウンタ、４２１〜４２３…
Ｄフリツプフロツプ、４２４…カウンタ、４２５
…オア・ゲート、４２６…ノア・ゲート、４２７
…ナンド・ゲート、４２８，４２９…オア・ゲー
ト、４３０〜４３３…インバータ、４４０…バス
信号、４４１〜４４５…信号、４５０…比較回
路、４５１〜４５３…Ｄフリツプフロツプ、４５
４，４５５…ナンド・ゲート、４５６…アンド・
ゲート、４５７…ノア・ゲート、４５８…エクス
クルーシブ・オア・ゲート、４５９，４６０…イ
ンバータ、４７０〜４７５…信号、４８０…保護
回路、４８１…アツプ・ダウン・カウンタ、４８
２〜４８７…Ｄフリツプフロツプ、４８８…オ
ア・ゲート、４８９…ナンド・ゲート、４９０…
ノア・ゲート、４９１，４９２…インバータ、５
０１〜５０９…信号、５２０…ラツチ回路、５２
１…ラツチ、５２６…バス信号、５３０…SYビ
ツト受信回路、５３１〜５３６…Ｄフリツプフロ
ツプ、５３７〜５３９…ノア・ゲート、５４１〜
５４３…インバータ、５５１〜５５６…信号、５
６０…RD受信回路、５６１…Ｓ／Ｐレジスタ、
５６２…Ｐ／Ｓレジスタ、５７０…CD受信回路、
５７１，５７２…Ｄフリツプフロツプ、５７６…
信号、５８０…CS受信回路、５８１…Ｄフリツ
プフロツプ、５８２…アンド・ゲート、５９０…
DR受信回路、５９１…Ｄフリツプフロツプ、５
９５…CI受信回路、CD…受信キヤリア検出信号、
CI，CI′…被呼表示信号、CS，CS′…送信可信号、
DIN…データ入力、DOUT…データ出力、DR…
データ・セツト・レデイ信号、ER…データ端末
レデイ信号、L₁，L₂…送受信線、RCLK…受信
クロツク、RD…受信データ、REG_a，REG_b…24
段シフトレジスタ、RS…送信要求信号、RSYN
…受信同期信号、RT…クロツク、SD…送信デー
タ、ST２…クロツク、XCLK…送信クロツク、
XSYN…送信同期信号。

Claims

【特許請求の範囲】１マルチフレーム構成でデータおよび制御信号
を収容して、PCM同期信号（RSYN，XSYN）
とPCMクロツク信号（RCLK，XCLK）とを用
いて、各種の伝送速度の回線のいずれもが収容可
能であつてそのうちの任意の１つの伝送速度を収
容して伝送可能なPCM伝送路に前記収容した任
意の１つの回線の伝送速度より低い速度で動作す
るデータ端末装置を接続するための終端装置５に
おいて、前記終端装置が、前記データ端末装置からのデータ（SD）およ
び制御信号（RS，CS′，ER，CI′）を所定の手順
でマツピングしてマルチフレームを構成してマツ
プ信号３８６を出力するためのマツピング手段３
００と、前記マツピング手段からの前記マツプ信号を一
時的に記憶し、前記PCM伝送路の前記PCM同期
信号と前記PCMクロツク信号とのタイミングで
前記PCM伝送路の伝送速度で前記PCM伝送路に
送出するための送信レジスタ手段６０と、前記PCM伝送路からのマルチフレーム構成で
前記PCM伝送路の伝送速度で送られてきたデー
タおよび制御信号（DIN）を受信して一時的に
記憶し、前記PCM同期信号に同期した所定のタ
イミングで被デマツプ信号９０を送出するための
受信レジスタ手段８０と、前記被デマツプを受けてデマツピングしてデー
タおよび制御信号を所定のタイミングで前記デー
タ端末装置に送るためのデマツピング手段４００
と、前記PCM同期信号に同期した基本クロツク１
２１を発生するためのフエーズ・ロツク・ループ
を有するPLL手段１００と、前記PLL手段で発生した前記基本クロツクと、
前記PCM同期信号と前記PCMクロツク信号とか
ら、前記送信レジスタ手段と前記受信レジスタ手
段と前記マツピング手段と前記デマツピング手段
と前記データ端末装置に対して所要のタイミング
信号を送出するためのタイミング発生手段２００
と、を含むことを特徴とする終端装置。２前記送信レジスタ手段が、データを入力され
て、データを出力するレジスタ６１を含むもので
ある特許請求の範囲第１項記載の終端装置。３前記受信レジスタ手段が、データを入力され
て、データを出力するレジスタ８１を含むもので
ある特許請求の範囲第１項記載の終端装置。４前記PLL手段が、前記基本クロツクより高いくり返し周波数を有
するPLLクロツク１０５を発生するための発振
手段１０１と、前記PLLクロツクを位相制御信号１６１，１
６２，１６３によつて指示された分周比で分周し
て前記基本クロツクを得るための分周手段１１０
と、前記分周手段における分周動作の位相と前記
PCM同期信号の位相とを比較して比較結果１４
１，１４２を出力するための位相比較手段１３０
と、前記位相比較手段からの比較結果を受けて、前
記位相制御信号を出力するための分周比制御手段
１５０とを含むものである特許請求の範囲第１項記載の終
端装置。５前記マツピング手段が、すくなくともフレー
ムをあらわすビツト３１６を送出するためのＦビ
ツト送出手段３１０と、前記データ端末装置から送られてくるデータ
（SD）を送出するためのSD送出手段３２０と、前記データ端末装置から送られてくる送信要求
信号（RS）を送出するためのRS送出手段３６０
と、を含むものである特許請求の範囲第１項記載の終
端装置。６前記デマツピング手段が、すくなくとも前記
被デマツプ信号９０中のフレームをあらわすＦビ
ツトを受信するためのＦビツト受信手段４１０
と、前記被マツプ信号中のデータを受信するための
RD受信手段５６０と、前記被デマツプ信号中の受信キヤリア検出信号
を受信するためのCD受信手段５７０と、を含むものである特許請求の範囲第１項記載の終
端装置。７前記マツピング手段が、フレームをあらわすＦビツト３１６を送出する
ためのＦビツト送出手段３１０と、前記データ端末装置から送られてくるデータ３
２６を送出するためのSD送出手段３２０と、前記データ端末装置から送られてくる送信可信
号３３６を送出するためのCS′送出手段３３０
と、前記データ端末装置から送られてくる被呼表示
信号３４６を送出するためのCI′送出手段３４０
と、同期が確立したことをあらわすSYビツト３５
６を送出するためのSYビツト送出手段３５０と、前記データ端末装置から送られてくる送信要求
信号３６６を送出するためのRS送出手段３６０
と、前記データ端末装置から送られてくるデータ端
末レデイ信号３７６を送出するためのER送出手
段３７０と、前記Ｆビツト送出手段の出力と、前記SD送出
手段の出力と、前記CS′送出手段の出力と、前記
CI′送出手段の出力と、前記SYビツト送出手段の
出力と、前記RS送出手段の出力と、前記ER送出
手段の出力とを集線して、前記マツプ信号３８６
を送出するための集線手段３８０と、を含むものである特許請求の範囲第１項記載の終
端装置。８前記デマツピング手段が、前記被デマツプ信号９０中のフレームをあらわ
すＦビツトを受信するためのＦビツト受信手段４
１０と、前記被デマツプ信号中のデータを受信するため
のRD受信手段５６０と、前記被デマツプ信号中の送信可信号を受信する
ためのCS受信手段５８０と、前記被デマツプ信号中の被呼表示信号を受信す
るためのCI受信手段５９５と、前記被デマツプ信号中の同期が確立したことを
あらわすSYビツトを受信するためのSYビツト受
信手段５３０と、前記被デマツプ信号中の受信キヤリア検出信号
を受信するためのCD受信手段５７０と、前記被デマツプ信号中のデータ・セツト・レデ
イ信号を受信するためのDR受信手段５９０と、を含むものである特許請求の範囲第１項記の載終
端装置。９前記タイミング発生手段が、前記基本クロツク１２１とフレームをあらわす
信号２７３とを受けて前記送信レジスタ手段およ
び前記受信レジスタ手段にタイミング信号を送出
するためのレジスタ用タイミング手段２１０と、前記基本クロツク１２１と、前記PCM同期信
号（XSYN）と、前記PCMクロツク信号
（XCLK）とを受けて、前記マツピング手段へ印
加するためのマツピング用クロツク２７４および
マツピング位置を指示するタイミング信号２５９
と、前記デマツピング手段へ印加するためのデマ
ツピング用クロツク２７５およびデマツピング位
置を指示するタイミング信号２５９と、前記マツ
ピング手段におけるフレーム中の各ビツトの位置
を示す信号２５９と、前記データ端末装置に対す
るタイミング信号２５９とを出力するためのクロ
ツク・タイミング手段２４０と、前記基本クロツクと、前記マツピング手段にお
けるフレーム中の各ビツトの位置を示す信号２７
６と、前記被デマツプ信号中のフレームの位置を
示す信号５２６とを受けて、前記デマツピング手
段におけるフレーム中の各ビツトの位置を示す信
号２８６とを出力するための受信用タイミング手
段２８０と、を含むものである特許請求の範囲第１項記載の終
端装置。１０前記Ｆビツト受信手段が、前記基本クロツク１２１と、前記被デマツプ信
号９０中のフレームの間隔を示す信号２８７と、
一致をあらわす信号４７０と、不一致をあらわす
信号４７１と、同期状態をあらわす信号５０１と
を受けて、フレーム番号と、フレームの特定の番
号が出力された時点をあらわす信号４４０とを出
力するためのフレーム・カウンタ手段４２０と、前記被デマツプ信号と、前記基本クロツクと、
前記同期状態をあらわす信号と、前記フレームの
特定の番号が出力されたことをあらわす信号４４
１とを受けて、前記フレームの特定の番号が出力
されたことをあらわす信号を受けるごとに状態を
かえるフリツプフロツプ４５１，４５２を含み、
前記フリツプフロツプの状態と前記被デマツプ信
号とを比較して、一致したときに前記一致をあら
わす信号４７０を出力し、一致しないときには前
記不一致をあらわす信号４７１を出力するための
比較手段４５０と、前記基本クロツクと、前記一致をあらわす信号
と、前記不一致をあらわす信号とを受けて、前記
一致をあらわす信号を連続して所定数受けたとき
に前記同期状態をあらわす信号を出力し、前記不
一致ををあらわす信号を連続して所定数受けたと
きに前記同期状態をあらわす信号５０１を出力し
ないようにすることによつて、同期状態を保護す
るための保護手段４８０とを含むものである特許請求の範囲第８項記載の終
端装置。