JPS61118032A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
- Publication number
- JPS61118032A JPS61118032A JP59239696A JP23969684A JPS61118032A JP S61118032 A JPS61118032 A JP S61118032A JP 59239696 A JP59239696 A JP 59239696A JP 23969684 A JP23969684 A JP 23969684A JP S61118032 A JPS61118032 A JP S61118032A
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- JP
- Japan
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- data
- bit
- transmission
- line
- bits
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/1438—Negotiation of transmission parameters prior to communication
- H04L5/1446—Negotiation of transmission parameters prior to communication of transmission speed
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1647—Subrate or multislot multiplexing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Quality & Reliability (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、電子交換機に例えばＪＩＳ−Ｃ６３６１の如
きインタフェースを有する端末の信号を簡単且つ正確に
伝送するための回路に関するものである。
きインタフェースを有する端末の信号を簡単且つ正確に
伝送するための回路に関するものである。
（従来技術）
従来速度変換の回路は、２．４ＫＪ＋ｐｓ、４．８Ｋｂ
ｐｓの速度を一旦８Ｋｂｐｓに、また９、６Ｋｂｐｓの
速度は１６Ｋｂｐｓに変換し、変換された８ＫｂρＳを
ビット繰り返しで１６Ｋｂｐｓに変換し、１６Ｋｂｐｓ
をもう−ｉビット繰り返しで６４Ｋｂｐｓに変換してい
た。従って、２．４Ｋｂｐｓを例にとれば、一旦４．８
Ｋｂｐｓに変換し、次に３Ｋｂｐｓ、 １６Ｋｂｐｓ
、 ６４Ｋｂｐｓと何回もの速度変換を行っていたので
、回路構成が複雑になってしまう欠点があった。
ｐｓの速度を一旦８Ｋｂｐｓに、また９、６Ｋｂｐｓの
速度は１６Ｋｂｐｓに変換し、変換された８ＫｂρＳを
ビット繰り返しで１６Ｋｂｐｓに変換し、１６Ｋｂｐｓ
をもう−ｉビット繰り返しで６４Ｋｂｐｓに変換してい
た。従って、２．４Ｋｂｐｓを例にとれば、一旦４．８
Ｋｂｐｓに変換し、次に３Ｋｂｐｓ、 １６Ｋｂｐｓ
、 ６４Ｋｂｐｓと何回もの速度変換を行っていたので
、回路構成が複雑になってしまう欠点があった。
ＲＳ信号をサンプリングする時間による遅延をなくすた
めに従来、データ速度と同等のサンプリング速度でサン
プリングをしていたので、伝送効率が劣る欠点があった
。従って、データ速度よりサンプリング速度を低くして
Ｒ５信号を送る伝送効率を上げようとすれば、誤字が生
じるおそれがある。
めに従来、データ速度と同等のサンプリング速度でサン
プリングをしていたので、伝送効率が劣る欠点があった
。従って、データ速度よりサンプリング速度を低くして
Ｒ５信号を送る伝送効率を上げようとすれば、誤字が生
じるおそれがある。
（発明の目的）
本発明は電子交換機において、マルチフレーム構成をと
り、各種速度のデータおよび制御信号を６４Ｋｂｐｓの
伝送路に収容することにより、異速度データを同一回路
に収容し、データ伝送を正確に行うことのできるデータ
伝送回路を提供するものである。
り、各種速度のデータおよび制御信号を６４Ｋｂｐｓの
伝送路に収容することにより、異速度データを同一回路
に収容し、データ伝送を正確に行うことのできるデータ
伝送回路を提供するものである。
（発明の構成および作用）
以下図面により本発明の詳細な説明する。
図１は１９．２Ｋｂｐｓの速度を持つ端末を６４Ｋｂｐ
ｓの伝送路の電子交換機に収容するための原理図である
。
ｓの伝送路の電子交換機に収容するための原理図である
。
フレーム０のビットＯの位置にあるフラグ同期ビット（
Ｆビット）は“１０１０“のフラグパターンを繰り返す
ことで受信側にフレーム位置を知らせるためのものであ
る。受信側は、これを検出することでフレーム位置を簡
単に認識できる。 ６４Ｋｂｐｓの伝送路に１９．２Ｋ
ｂｐｓ端末を収容するには図１のように１０マルチフレ
ーム毎に２４ビツトのデータＤＯ〜Ｄ２３を指定したビ
ット位置に収容すれば実現できる。なお、空欄は使用し
ない。
Ｆビット）は“１０１０“のフラグパターンを繰り返す
ことで受信側にフレーム位置を知らせるためのものであ
る。受信側は、これを検出することでフレーム位置を簡
単に認識できる。 ６４Ｋｂｐｓの伝送路に１９．２Ｋ
ｂｐｓ端末を収容するには図１のように１０マルチフレ
ーム毎に２４ビツトのデータＤＯ〜Ｄ２３を指定したビ
ット位置に収容すれば実現できる。なお、空欄は使用し
ない。
図２は９．６Ｋｂｐｓの端末を収容する原理を示す。
図１の１９．２Ｋｂｐｓの２のビット数である１２ビツ
トのデータＤｏ−Ｄｌｌが収容できれば速度変換可能で
あるが、本発明の特徴である同一回路で異なる速度のデ
ータを収容するために、この場合には図２のように同一
データを２回ずつ埋め込み、１９．２Ｋｂｐｓと異なる
速度を収容する。以下同様にして４．８Ｋｂｐｓのデー
タは同一データを４回ずつ、２．４Ｋｂｐｓのデータは
８回ずつ埋め込みをすることにより実現する。
トのデータＤｏ−Ｄｌｌが収容できれば速度変換可能で
あるが、本発明の特徴である同一回路で異なる速度のデ
ータを収容するために、この場合には図２のように同一
データを２回ずつ埋め込み、１９．２Ｋｂｐｓと異なる
速度を収容する。以下同様にして４．８Ｋｂｐｓのデー
タは同一データを４回ずつ、２．４Ｋｂｐｓのデータは
８回ずつ埋め込みをすることにより実現する。
フレーム１のビットＯに位置する同期確立ビット（ＳＹ
ビット）の原理を図３で説明する。図３においてり、、
Ｌ、は装置（Ａ）側からみたときそれぞれ送信線、受信
線となり、装置（Ｂ）よりみた関係は逆になる。しかし
、以下の説明では（Ａ）側からみた状態で説明する。
ビット）の原理を図３で説明する。図３においてり、、
Ｌ、は装置（Ａ）側からみたときそれぞれ送信線、受信
線となり、装置（Ｂ）よりみた関係は逆になる。しかし
、以下の説明では（Ａ）側からみた状態で説明する。
（Ａ）側の装置ＤＣＥ、は受信線Ｌ２のＦビットを検出
して、同期が確立すると、ＳＹビットをＯＮ状態にして
送信線Ｌ１に送出する。（Ｂ）側の装ｆ ＤＣＥｂはＦ
ビットにより送信線Ｌ１の同期が確立すると、同様にし
てｓｙビフトのＯＮ状態を受信線Ｌｚに送出する。以上
のことで、（Ａ）側の装置ＤＣＥ、は受信線Ｌ１のＳＹ
ビットを監視することで、送信線Ｌ１の同期状態を知る
ことができる。（Ｂ）側の装置ＤＣＥｂ も同様である
。ＪＩＳ−Ｃ６３６１で規定される制御線情報はフレー
ム０〜３のビット７に収容している。斜線の上側は送信
＆’ｉｔ＋に送出する信号、下側は受信線Ｌ２より受信
する信号である。
して、同期が確立すると、ＳＹビットをＯＮ状態にして
送信線Ｌ１に送出する。（Ｂ）側の装ｆ ＤＣＥｂはＦ
ビットにより送信線Ｌ１の同期が確立すると、同様にし
てｓｙビフトのＯＮ状態を受信線Ｌｚに送出する。以上
のことで、（Ａ）側の装置ＤＣＥ、は受信線Ｌ１のＳＹ
ビットを監視することで、送信線Ｌ１の同期状態を知る
ことができる。（Ｂ）側の装置ＤＣＥｂ も同様である
。ＪＩＳ−Ｃ６３６１で規定される制御線情報はフレー
ム０〜３のビット７に収容している。斜線の上側は送信
＆’ｉｔ＋に送出する信号、下側は受信線Ｌ２より受信
する信号である。
ここで、ＲＳは送信することを要求する送信要求信号（
Ｒｅｑｕｅｓｔ ｔｏ ５ｅｎｄ）、ＣＤは受信キャリ
ア検出信号（Ｃａｒｒｉｅｒ Ｄｅｔｅｃｔ）、ｃｓ、
ｃｓ’ は送信可信号（Ｃ１ｅａｒ ｔｏ ５ｅｎｄ
）、ＥＲはデータ端末レディ信号（Ｅｑｕｉｐｍｅｎｔ
Ｒｅａｄｙ） 、ＤＲはデータセントレディ信号（Ｄ
ａｔａ Ｓｅｔ Ｒｅａｄｙ） 、ＣＩ、ＣＩ’ は被
呼表示信号（Ｃａｌｌ １ｎｄｉｃａｔｏｒ）である。
Ｒｅｑｕｅｓｔ ｔｏ ５ｅｎｄ）、ＣＤは受信キャリ
ア検出信号（Ｃａｒｒｉｅｒ Ｄｅｔｅｃｔ）、ｃｓ、
ｃｓ’ は送信可信号（Ｃ１ｅａｒ ｔｏ ５ｅｎｄ
）、ＥＲはデータ端末レディ信号（Ｅｑｕｉｐｍｅｎｔ
Ｒｅａｄｙ） 、ＤＲはデータセントレディ信号（Ｄ
ａｔａ Ｓｅｔ Ｒｅａｄｙ） 、ＣＩ、ＣＩ’ は被
呼表示信号（Ｃａｌｌ １ｎｄｉｃａｔｏｒ）である。
端末装置一端末装置間における制御信号の収容方法を図
４に、端末装曾−モデム間の制御信号の収容方法を図５
に示す。
４に、端末装曾−モデム間の制御信号の収容方法を図５
に示す。
図４で、端末装置（Ａ）（Ｂ）とも同一の入出力関係を
もつインタフェースであるので、端末袋！（Ａ）より送
信した送信データＳＤは端末装置（Ｂ）では受信データ
ＲＤとして受信される。同様にして他の線も図の様な接
続関係にする。伝送路は説明を分り易くするためにｌ対
Ｉで接続しているが、図工。
もつインタフェースであるので、端末袋！（Ａ）より送
信した送信データＳＤは端末装置（Ｂ）では受信データ
ＲＤとして受信される。同様にして他の線も図の様な接
続関係にする。伝送路は説明を分り易くするためにｌ対
Ｉで接続しているが、図工。
図２のデータ形式で収容するので、図３の様に送受信線
り、Ｌｚの２本に集線される。図１１図２で説明した原
理より明らかなように、制御信号はｌＯフレームに１回
しかサンプリングをしないために、例えば、端末装置（
Ａ）がＲＳ （送信要求）をＯＮにしても端末装置（Ｂ
）の受信キャリア検出信号ＣＤがＯＮになるまでに最大
１．２５ｍの遅れがあり、受信キャリア検出信号ＣＤ／
’ｌ＜ＯＮになる前に受信データＲＤに端末装置（Ａ）
からのデータが到達すると端末装置（Ｂ）は受信できな
い。
り、Ｌｚの２本に集線される。図１１図２で説明した原
理より明らかなように、制御信号はｌＯフレームに１回
しかサンプリングをしないために、例えば、端末装置（
Ａ）がＲＳ （送信要求）をＯＮにしても端末装置（Ｂ
）の受信キャリア検出信号ＣＤがＯＮになるまでに最大
１．２５ｍの遅れがあり、受信キャリア検出信号ＣＤ／
’ｌ＜ＯＮになる前に受信データＲＤに端末装置（Ａ）
からのデータが到達すると端末装置（Ｂ）は受信できな
い。
従って、データ受信中に受信キャリア検出信号ＣＤがＯ
Ｎの状態を保持するために、送信要求信号ＲＳの値を前
回と今回のサンプル値の論理和で決定し、表１の様に伝
送路に送信する状態を決定することで実現する。
Ｎの状態を保持するために、送信要求信号ＲＳの値を前
回と今回のサンプル値の論理和で決定し、表１の様に伝
送路に送信する状態を決定することで実現する。
表１
図６に送信要求信号ＲＳと送信データＳＤの関係を示す
。送信要求信号ＲＳとデータＳＤの関係は送信要求信号
ＲＳがＯＮ状態中、データＤは有効となっている。それ
を前述の１０マルチフレーム（１，２５ｍ５）単位にサ
ンプリングすると、ＲＳサンプルパルス（ＲＳＰ）とな
る。しかし、データＤを１．２５ｍ５遅延させて送信デ
ータＳＤとして伝送路に送出させ、かつ表１の状態判定
を行い、送信ＲＳを決定すると、送信Ｒ５とデータＤの
関係は図のようになり、上記の関係が保証される。
。送信要求信号ＲＳとデータＳＤの関係は送信要求信号
ＲＳがＯＮ状態中、データＤは有効となっている。それ
を前述の１０マルチフレーム（１，２５ｍ５）単位にサ
ンプリングすると、ＲＳサンプルパルス（ＲＳＰ）とな
る。しかし、データＤを１．２５ｍ５遅延させて送信デ
ータＳＤとして伝送路に送出させ、かつ表１の状態判定
を行い、送信ＲＳを決定すると、送信Ｒ５とデータＤの
関係は図のようになり、上記の関係が保証される。
データを１．２５ｍ５遅延させるには図７に示す通り２
４段のシフトレジスタを設け、レジスタＲＥＧ、からレ
ジスタＲＥＧｂへ移すタイミング、ロードパルスを１．
２５ｍ５にすることで実現する。２４段設ける理由は、
前述の１０マルチフレームに２４ビット埋め込まなけれ
ばならないからである。
４段のシフトレジスタを設け、レジスタＲＥＧ、からレ
ジスタＲＥＧｂへ移すタイミング、ロードパルスを１．
２５ｍ５にすることで実現する。２４段設ける理由は、
前述の１０マルチフレームに２４ビット埋め込まなけれ
ばならないからである。
図５は端末−モデム間接続を示すものである。
図４と異なり送信データＳＤは変復調装置（モデム）の
送信データＳＤに１対１で接続される。以下他の制御信
号も図のように１対１で接続される。また、モデムから
の出力信号であるＣ５．ＣＩはＣ５’ 、 ＣＩ’に接
続することで簡単に実現できる。
送信データＳＤに１対１で接続される。以下他の制御信
号も図のように１対１で接続される。また、モデムから
の出力信号であるＣ５．ＣＩはＣ５’ 、 ＣＩ’に接
続することで簡単に実現できる。
（発明の効果）
以上詳細に説明のように、本発明は異速度端末を同一回
路で実現しているので、簡単な回路構成ですみ、経済的
に著しくを利なものである。
路で実現しているので、簡単な回路構成ですみ、経済的
に著しくを利なものである。
また、送信要求信号Ｒ３のサンプルを前回サンプリング
した状態と今回サンプリングした状態を比較することに
より、送信要求信号１？ｓのサンプリング時間に依存し
ない回路構成が実現でき、正確なデータ伝送が保証され
る。
した状態と今回サンプリングした状態を比較することに
より、送信要求信号１？ｓのサンプリング時間に依存し
ない回路構成が実現でき、正確なデータ伝送が保証され
る。
さらに、既存の変復調装置も接続できる様ｃｓ’信号を
設け、容易に変復調装置と接続可能となる。
設け、容易に変復調装置と接続可能となる。
図１は本発明における各制御信号と伝送速度１９．２Ｋ
ｂｓのデータを収容するタイムスロットを示すタイムチ
ャート、図２は本発明における各制御信号と伝送速度９
．６Ｋｂｓのデータを収容するタイムスロットを示すタ
イムチャート、図３は本発明を適用する伝送系を示すブ
ロック図、図４は本発明による端末装置相互間の制御信
号伝送系を示す信号系列図、図５は本発明による端末装
置とモデム間の制御信号伝送系を示す信号系列図、図６
は本発明にける送信要求信号ＲＳの伝送例を示すタイム
チャート、図７は本発明に用いる信号遅延を行うための
回路例を示すブロック図である。
ｂｓのデータを収容するタイムスロットを示すタイムチ
ャート、図２は本発明における各制御信号と伝送速度９
．６Ｋｂｓのデータを収容するタイムスロットを示すタ
イムチャート、図３は本発明を適用する伝送系を示すブ
ロック図、図４は本発明による端末装置相互間の制御信
号伝送系を示す信号系列図、図５は本発明による端末装
置とモデム間の制御信号伝送系を示す信号系列図、図６
は本発明にける送信要求信号ＲＳの伝送例を示すタイム
チャート、図７は本発明に用いる信号遅延を行うための
回路例を示すブロック図である。
Claims (1)
- ６４Ｋｂｐｓチャンネルの伝送線にマルチフレーム構成
で端末のデータび制御線情報を収容して伝送する際に、
前記マルチフレーム内の予め定めた数のフレーム中の所
定数のビットのそれぞれに順次に又は該所定数のビット
の相隣るものよりなるそれぞれの組に順次にデータを割
当て、さらに残余のビットには同期フラグビットと各種
制御信号を相隣るサンプル値の論理和で決定して割当て
ることにより、異速度のデータを同一回路で伝送し得る
ように構成されたデータ伝送回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239696A JPS61118032A (ja) | 1984-11-14 | 1984-11-14 | デ−タ伝送方式 |
| US06/796,554 US4694470A (en) | 1984-11-14 | 1985-11-08 | Data transmission circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239696A JPS61118032A (ja) | 1984-11-14 | 1984-11-14 | デ−タ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61118032A true JPS61118032A (ja) | 1986-06-05 |
| JPH0356494B2 JPH0356494B2 (ja) | 1991-08-28 |
Family
ID=17048555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59239696A Granted JPS61118032A (ja) | 1984-11-14 | 1984-11-14 | デ−タ伝送方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4694470A (ja) |
| JP (1) | JPS61118032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254647A (ja) * | 1988-08-19 | 1990-02-23 | Sony Corp | データ通信方法及び装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815099A (en) * | 1987-07-30 | 1989-03-21 | Iwatsu Electric Co., Ltd. | Data circuit-terminating equipment |
| KR940007809B1 (ko) * | 1992-02-26 | 1994-08-25 | 삼성전자 주식회사 | 인터페이싱 방법 및 그 회로 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4121217A (en) * | 1976-08-06 | 1978-10-17 | Southern Pacific Communications Company (Spcc) | Data transmission network interface unit |
| US4366572A (en) * | 1978-10-20 | 1982-12-28 | Mitsubishi Denki Kabushiki Kaisha | Data transmission system |
| JPS6030460B2 (ja) * | 1979-03-02 | 1985-07-16 | 富士通株式会社 | キヤリヤ検出信号制御方式 |
| US4520488A (en) * | 1981-03-02 | 1985-05-28 | Honeywell, Inc. | Communication system and method |
| US4466107A (en) * | 1981-09-14 | 1984-08-14 | The Microperipheral Corporation | Data communication system |
| US4542517A (en) * | 1981-09-23 | 1985-09-17 | Honeywell Information Systems Inc. | Digital serial interface with encode logic for transmission |
| CA1192634A (en) * | 1982-02-26 | 1985-08-27 | David E. Dodds | Coupling an electrical signal to transmission lines |
-
1984
- 1984-11-14 JP JP59239696A patent/JPS61118032A/ja active Granted
-
1985
- 1985-11-08 US US06/796,554 patent/US4694470A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254647A (ja) * | 1988-08-19 | 1990-02-23 | Sony Corp | データ通信方法及び装置 |
| JP2518022B2 (ja) * | 1988-08-19 | 1996-07-24 | ソニー株式会社 | デ―タ通信方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4694470A (en) | 1987-09-15 |
| JPH0356494B2 (ja) | 1991-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |