JPH0541716A - デジタル伝送方式 - Google Patents
デジタル伝送方式Info
- Publication number
- JPH0541716A JPH0541716A JP3195202A JP19520291A JPH0541716A JP H0541716 A JPH0541716 A JP H0541716A JP 3195202 A JP3195202 A JP 3195202A JP 19520291 A JP19520291 A JP 19520291A JP H0541716 A JPH0541716 A JP H0541716A
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- JP
- Japan
- Prior art keywords
- clock
- transmission
- serial data
- circuit
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 本発明のデジタル伝送方式は、開始フラグ及
び終了フラグを値を持たないシリアルデータに置き換
え、そのシリアルデータ中の１クロックの伝送速度と、
そして、フレームのシリアルデータをｋビット毎に位相
変調を行なう２のｋ乗相のＰＳＫ変調方式を使用した変
調速度を不等にするデジタル伝送を行なうことにより２
のｋ乗相のＰＳＫ変調伝送方式に容易に対応させ、また
送受信機のハード構成または通信処理の簡素化を目的と
するものである。 【構成】 本発明のデジタル伝送方式は、開始フラグ及
び終了フラグを値を持たないシリアルデータに置き換
え、またそのシリアルデータ中の１クロックの伝送速度
と、そして、フレームのシリアルデータをｋビット毎に
位相変調を行なう２のｋ乗相のＰＳＫ変調方式を使用し
た変調速度を不等にするものである。
び終了フラグを値を持たないシリアルデータに置き換
え、そのシリアルデータ中の１クロックの伝送速度と、
そして、フレームのシリアルデータをｋビット毎に位相
変調を行なう２のｋ乗相のＰＳＫ変調方式を使用した変
調速度を不等にするデジタル伝送を行なうことにより２
のｋ乗相のＰＳＫ変調伝送方式に容易に対応させ、また
送受信機のハード構成または通信処理の簡素化を目的と
するものである。 【構成】 本発明のデジタル伝送方式は、開始フラグ及
び終了フラグを値を持たないシリアルデータに置き換
え、またそのシリアルデータ中の１クロックの伝送速度
と、そして、フレームのシリアルデータをｋビット毎に
位相変調を行なう２のｋ乗相のＰＳＫ変調方式を使用し
た変調速度を不等にするものである。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルデータを高速
に通信を行なうための方式に関する。
に通信を行なうための方式に関する。
【０００２】
【従来の技術】従来のデジタルデータを伝送する形式と
して図５に示すようにＲＳ２３２Ｃの非同期シリアル伝
送の方式と図６に示すようにＯＳＩ準拠のＨＤＬＣプロ
トコルに従った伝送方式がある。図５のＲＳ２３２Ｃの
非同期シリアル伝送の方式は、１バイトシリアルデータ
５ｂを伝送する毎に前にスタートビット５ａを後にスト
ップビット５ｃを自動的に付加して伝送する方式を採用
している。また図６のＯＳＩ準拠のＨＤＬＣプロトコル
に従った伝送方式では、フレーム６ｂを挟む形で値が’
０１１１１１１０Ｂ’の開始フラグ６ａ及び値が’０１
１１１１１０Ｂ’の終了フラグ６ｃを自動的に付加して
伝送を行なう方式を採用している。
して図５に示すようにＲＳ２３２Ｃの非同期シリアル伝
送の方式と図６に示すようにＯＳＩ準拠のＨＤＬＣプロ
トコルに従った伝送方式がある。図５のＲＳ２３２Ｃの
非同期シリアル伝送の方式は、１バイトシリアルデータ
５ｂを伝送する毎に前にスタートビット５ａを後にスト
ップビット５ｃを自動的に付加して伝送する方式を採用
している。また図６のＯＳＩ準拠のＨＤＬＣプロトコル
に従った伝送方式では、フレーム６ｂを挟む形で値が’
０１１１１１１０Ｂ’の開始フラグ６ａ及び値が’０１
１１１１１０Ｂ’の終了フラグ６ｃを自動的に付加して
伝送を行なう方式を採用している。
【０００３】
【発明が解決しようとする課題】しかし、図５に示すよ
うなＲＳ２３２Ｃの非同期シリアル伝送の場合、１バイ
トシリアルデータ５ｂの前にスタートビット５ａを後に
ストップビット５ｃを付加することは長電文の場合オー
バーヘッドが大きくなり高速伝送には不向きである。ま
た図６に示すようなＯＳＩ準拠のＨＤＬＣプロトコルに
従った伝送の場合、もしフレーム６ｂ中に開始フラグ６
ａ及び終了フラグ６ｃと同じ値のデータがあった場合に
は、’０１１１１１１０Ｂ’を’０１０１１１１１０
Ｂ’に変換してから送信しなければならず、また受信側
では’０１０１１１１１０Ｂ’を’０１１１１１１０
Ｂ’に変換しなければならない。またｋビット毎に位相
変調を行う２のｋ乗相のＰＳＫ変調伝送時に於いて、８
ビットのデータを９ビットのデータに置き換えて伝送す
る場合は、ビット数が偶数値でも奇数値でも対応出来る
複雑なアルゴリズムを必要とする。よって送信装置及び
受信装置のハード構成または通信処理が複雑となる。
うなＲＳ２３２Ｃの非同期シリアル伝送の場合、１バイ
トシリアルデータ５ｂの前にスタートビット５ａを後に
ストップビット５ｃを付加することは長電文の場合オー
バーヘッドが大きくなり高速伝送には不向きである。ま
た図６に示すようなＯＳＩ準拠のＨＤＬＣプロトコルに
従った伝送の場合、もしフレーム６ｂ中に開始フラグ６
ａ及び終了フラグ６ｃと同じ値のデータがあった場合に
は、’０１１１１１１０Ｂ’を’０１０１１１１１０
Ｂ’に変換してから送信しなければならず、また受信側
では’０１０１１１１１０Ｂ’を’０１１１１１１０
Ｂ’に変換しなければならない。またｋビット毎に位相
変調を行う２のｋ乗相のＰＳＫ変調伝送時に於いて、８
ビットのデータを９ビットのデータに置き換えて伝送す
る場合は、ビット数が偶数値でも奇数値でも対応出来る
複雑なアルゴリズムを必要とする。よって送信装置及び
受信装置のハード構成または通信処理が複雑となる。
【０００４】
【課題を解決するための手段】本発明は、開始フラグ及
び終了フラグを、値を持たないシリアルデータに置き換
え、そのシリアルデータ中の１クロックの伝送速度と、
そして、フレームのシリアルデータをｋビット毎に位相
変調を行なう２のｋ乗相のＰＳＫ変調方式を使用した場
合の変調速度を不等にするデジタル伝送方式である。
び終了フラグを、値を持たないシリアルデータに置き換
え、そのシリアルデータ中の１クロックの伝送速度と、
そして、フレームのシリアルデータをｋビット毎に位相
変調を行なう２のｋ乗相のＰＳＫ変調方式を使用した場
合の変調速度を不等にするデジタル伝送方式である。
【０００５】
【作用】本発明のデジタル伝送方式は、開始フラグ及び
終了フラグを、値を持たないシリアルデータに置き換
え、そのシリアルデータ中の１クロックの伝送速度と、
そして、フレームのシリアルデータをｋビット毎に位相
変調を行なう２のｋ乗相のＰＳＫ変調方式を使用した変
調速度を不等にするものである。
終了フラグを、値を持たないシリアルデータに置き換
え、そのシリアルデータ中の１クロックの伝送速度と、
そして、フレームのシリアルデータをｋビット毎に位相
変調を行なう２のｋ乗相のＰＳＫ変調方式を使用した変
調速度を不等にするものである。
【０００６】そのことにより、ＯＳＩ準拠のＨＤＬＣプ
ロトコルに従った伝送を行なう場合の様に開始フラグ及
び終了フラグとフレーム中のデータの値が一致すること
による複雑な処理、つまり８ビットのデータを９ビット
のデータに置き換えて伝送する処理を退避出来る。
ロトコルに従った伝送を行なう場合の様に開始フラグ及
び終了フラグとフレーム中のデータの値が一致すること
による複雑な処理、つまり８ビットのデータを９ビット
のデータに置き換えて伝送する処理を退避出来る。
【０００７】従ってｋビット毎に位相変調を行う２のｋ
乗相のＰＳＫ変調方式による伝送時に於いて、ビット数
が奇数値でも偶数値でも対応出来る複雑なアルゴリズム
を必要としない、また開始フラグ及び終了フラグのシリ
アルデータの１クロックか、または、ＰＳＫ変調時の１
クロックかを判別する処理を必要としない。よって送信
装置及び受信装置のハード構成または通信処理を簡素化
できる。
乗相のＰＳＫ変調方式による伝送時に於いて、ビット数
が奇数値でも偶数値でも対応出来る複雑なアルゴリズム
を必要としない、また開始フラグ及び終了フラグのシリ
アルデータの１クロックか、または、ＰＳＫ変調時の１
クロックかを判別する処理を必要としない。よって送信
装置及び受信装置のハード構成または通信処理を簡素化
できる。
【０００８】
【実施例】以下、本発明の一実施例の伝送方式及びハー
ド構成を、図面を参照しながら説明する。
ド構成を、図面を参照しながら説明する。
【０００９】図１はパケット簡略構成図である。前記パ
ケットは１／Ｔ1の１クロックの伝送速度を持ち３クロ
ックのシリアルデータから成る開始フラグ１ａとフレー
ム１ｂそして前記開始フラグ１ａと同じ１クロックの伝
送速度を持ち３クロックのシリアルデータから成る終了
フラグ１ｃで構成されている。
ケットは１／Ｔ1の１クロックの伝送速度を持ち３クロ
ックのシリアルデータから成る開始フラグ１ａとフレー
ム１ｂそして前記開始フラグ１ａと同じ１クロックの伝
送速度を持ち３クロックのシリアルデータから成る終了
フラグ１ｃで構成されている。
【００１０】図２は４相ＰＳＫ変調時のビット値対応図
である。パラレルデータは図２に示されている各ビット
値に対応して２ビット毎に４相ＰＳＫ変調される。
である。パラレルデータは図２に示されている各ビット
値に対応して２ビット毎に４相ＰＳＫ変調される。
【００１１】次に本発明の具体的な送信回路及び受信回
路を図３及び図４を用いて説明する。図３は４相ＰＳＫ
変調送信回路ブロック図である、初期設定はリセット信
号１６によって行なわれ、このことにより開始フラグ終
了フラグ送信回路１，シリアルデータ変換回路２，カウ
ンター３がリセットされる、また開始フラグ終了フラグ
送信回路１及びシリアルデータ変換回路２によって１
０，１１，１２，１３の信号はこの時”Ｌ”にセットさ
れる。送信を実行する場合はＣＳ２の２３，カウントデ
ータバス２５，ＷＲ２１によってカウンター３にカウン
ト値をセットする。カウント値がセットされるとカウン
ター３は、１４から１回目のクロックを発生し開始フラ
グ終了フラグ送信回路１に開始フラグ送信要求を行な
う。開始フラグ送信要求を受け取った開始フラグ終了フ
ラグ送信回路１は、１２を”Ｈ”にして１０から開始フ
ラグを送信する、送信を終えると開始フラグ終了フラグ
送信回路１は、１０，１２を”Ｌ”にしてから開始フラ
グ終了をカウンター３に通知するために１５にクロック
を発生させる、開始フラグ終了を１５のクロックによっ
て認識したカウンター３はカウント値を１減らしてから
データ送信要求を通知するために１７にクロックを発生
する、データ送信要求を認識したシリアルデータ変換回
路２は割り込み信号２０によって外部Ｉ／Ｏにデータ送
信要求を通知する、割り込み信号２０によって信号を受
け取った外部Ｉ／ＯはＣＳ１の２２，パラレルデータバ
ス２４，ＷＲ２１によってシリアルデータ変換回路２に
データをセットする、セットされたデータは、シリアル
データ変換回路２で４相ＰＳＫ変調されシリアルに送信
される、また送信中は１３はシリアルデータ変換回路２
によって”Ｈ”にセットされる、シリアルデータ変換回
路２は、送信すべきデータがあるかどうかをカウンター
３に問うため１８にクロックを発生させる、クロックを
受け取ったカウンター３のカウント値が０でなければ一
連の送信処理を行ない０であれば１９によってシリアル
データ変換回路２に送信終了を通知し１１，１３を”
Ｌ”にセットさせる、またカウンター３は１４によって
２回目のクロックを発生し開始フラグ送信時と同様に終
了フラグ送信処理を行なう。
路を図３及び図４を用いて説明する。図３は４相ＰＳＫ
変調送信回路ブロック図である、初期設定はリセット信
号１６によって行なわれ、このことにより開始フラグ終
了フラグ送信回路１，シリアルデータ変換回路２，カウ
ンター３がリセットされる、また開始フラグ終了フラグ
送信回路１及びシリアルデータ変換回路２によって１
０，１１，１２，１３の信号はこの時”Ｌ”にセットさ
れる。送信を実行する場合はＣＳ２の２３，カウントデ
ータバス２５，ＷＲ２１によってカウンター３にカウン
ト値をセットする。カウント値がセットされるとカウン
ター３は、１４から１回目のクロックを発生し開始フラ
グ終了フラグ送信回路１に開始フラグ送信要求を行な
う。開始フラグ送信要求を受け取った開始フラグ終了フ
ラグ送信回路１は、１２を”Ｈ”にして１０から開始フ
ラグを送信する、送信を終えると開始フラグ終了フラグ
送信回路１は、１０，１２を”Ｌ”にしてから開始フラ
グ終了をカウンター３に通知するために１５にクロック
を発生させる、開始フラグ終了を１５のクロックによっ
て認識したカウンター３はカウント値を１減らしてから
データ送信要求を通知するために１７にクロックを発生
する、データ送信要求を認識したシリアルデータ変換回
路２は割り込み信号２０によって外部Ｉ／Ｏにデータ送
信要求を通知する、割り込み信号２０によって信号を受
け取った外部Ｉ／ＯはＣＳ１の２２，パラレルデータバ
ス２４，ＷＲ２１によってシリアルデータ変換回路２に
データをセットする、セットされたデータは、シリアル
データ変換回路２で４相ＰＳＫ変調されシリアルに送信
される、また送信中は１３はシリアルデータ変換回路２
によって”Ｈ”にセットされる、シリアルデータ変換回
路２は、送信すべきデータがあるかどうかをカウンター
３に問うため１８にクロックを発生させる、クロックを
受け取ったカウンター３のカウント値が０でなければ一
連の送信処理を行ない０であれば１９によってシリアル
データ変換回路２に送信終了を通知し１１，１３を”
Ｌ”にセットさせる、またカウンター３は１４によって
２回目のクロックを発生し開始フラグ送信時と同様に終
了フラグ送信処理を行なう。
【００１２】図４は４相ＰＳＫ受信回路ブロック図であ
る、初期設定はリセット信号４１によって行なわれる、
この信号により開始フラグ終了フラグ受信回路２６，シ
リアルデータ解析回路２７，異常シリアルデータ解析回
路２８，パラレルデータ変換回路２９，受信終了エラー
情報レジスタ及び割り込み発生回路３０は初期設定さ
れ、そのうちのシリアルデータ解析回路２７及び異常シ
リアルデータ解析回路２８は起動待ち状態に入る、まず
開始フラグが開始フラグ終了フラグ受信回路２６によっ
て受信されると３３にクロックを発生する、これにより
シリアルデータ解析回路３７及び異常シリアルデータ解
析回路３８が起動されるこの４相ＰＳＫ変調されたシリ
アルデータはシリアルデータ解析回路２７によって２ビ
ットパラレルデータに変換され４５のクロックによって
４４の２ビットバスでパラレルデータ変換回路２９にス
トアされる、ここで４回ストアされ８ビットに変換され
たデータは、割り込み信号３６によって外部Ｉ／Ｏに通
知される、通知を受けた外部Ｉ／Ｏは、ＲＤ３８とＣＳ
１の４２によってパラレルデータバス３９から８ビット
パラレルデータを読み出すことが出来る。もし受信時に
シリアルデータに異常があれば異常シリアルデータ解析
回路２８によって感知され３４にクロックを発生し受信
終了エラー情報レジスタ及び割り込み発生回路３０によ
って認識される、また開始フラグ終了フラグ受信回路２
６によって終了フラグが受信されると３２によって受信
終了が通知される受信終了が通知されたシリアルデータ
解析回路２７，異常シリアルデータ解析回路２８は起動
待ち状態に入り受信終了エラー情報レジスタ及び割り込
み発生回路３０は受信終了を認識する、受信終了エラー
情報レジスタ及び割り込み発生回路３０は受信終了また
はエラーを認識すると割り込み信号３６を発生し外部Ｉ
／Ｏに通知する、外部Ｉ／Ｏは、この割込み信号３６を
認識するとＲＤ信号３８及びＣＳ２の４３によってパラ
レルデータバス３７から情報を読み出すまたレジスタを
クリアする場合はＷＲ３５及びＣＳ２の４３によって０
をパラレルデータバス３７から書き込む。
る、初期設定はリセット信号４１によって行なわれる、
この信号により開始フラグ終了フラグ受信回路２６，シ
リアルデータ解析回路２７，異常シリアルデータ解析回
路２８，パラレルデータ変換回路２９，受信終了エラー
情報レジスタ及び割り込み発生回路３０は初期設定さ
れ、そのうちのシリアルデータ解析回路２７及び異常シ
リアルデータ解析回路２８は起動待ち状態に入る、まず
開始フラグが開始フラグ終了フラグ受信回路２６によっ
て受信されると３３にクロックを発生する、これにより
シリアルデータ解析回路３７及び異常シリアルデータ解
析回路３８が起動されるこの４相ＰＳＫ変調されたシリ
アルデータはシリアルデータ解析回路２７によって２ビ
ットパラレルデータに変換され４５のクロックによって
４４の２ビットバスでパラレルデータ変換回路２９にス
トアされる、ここで４回ストアされ８ビットに変換され
たデータは、割り込み信号３６によって外部Ｉ／Ｏに通
知される、通知を受けた外部Ｉ／Ｏは、ＲＤ３８とＣＳ
１の４２によってパラレルデータバス３９から８ビット
パラレルデータを読み出すことが出来る。もし受信時に
シリアルデータに異常があれば異常シリアルデータ解析
回路２８によって感知され３４にクロックを発生し受信
終了エラー情報レジスタ及び割り込み発生回路３０によ
って認識される、また開始フラグ終了フラグ受信回路２
６によって終了フラグが受信されると３２によって受信
終了が通知される受信終了が通知されたシリアルデータ
解析回路２７，異常シリアルデータ解析回路２８は起動
待ち状態に入り受信終了エラー情報レジスタ及び割り込
み発生回路３０は受信終了を認識する、受信終了エラー
情報レジスタ及び割り込み発生回路３０は受信終了また
はエラーを認識すると割り込み信号３６を発生し外部Ｉ
／Ｏに通知する、外部Ｉ／Ｏは、この割込み信号３６を
認識するとＲＤ信号３８及びＣＳ２の４３によってパラ
レルデータバス３７から情報を読み出すまたレジスタを
クリアする場合はＷＲ３５及びＣＳ２の４３によって０
をパラレルデータバス３７から書き込む。
【００１３】
【発明の効果】以上のように、本発明は開始フラグ及び
終了フラグの１クロックの伝送速度と４相ＰＳＫ変調時
の変調速度を不等にすることにより４相ＰＳＫ変調伝送
方式に容易に対応出来、また送受信機のハード構成また
は通信処理を簡素化出来る。
終了フラグの１クロックの伝送速度と４相ＰＳＫ変調時
の変調速度を不等にすることにより４相ＰＳＫ変調伝送
方式に容易に対応出来、また送受信機のハード構成また
は通信処理を簡素化出来る。
【図１】本発明の一実施例のデジタル伝送方式における
パケット簡略構成図
パケット簡略構成図
【図２】本発明の一実施例のデジタル伝送方式における
４相ＰＳＫ変調時のビット値対応図
４相ＰＳＫ変調時のビット値対応図
【図３】本発明の一実施例のデジタル伝送方式における
送信部回路ブロック図
送信部回路ブロック図
【図４】本発明の一実施例のデジタル伝送方式における
受信部回路ブロック図
受信部回路ブロック図
【図５】ＲＳ２３２Ｃの非同期シリアル伝送方式
【図６】ＯＳＩ準拠のＨＤＬＣプロトコルに従った伝送
方式の説明図
方式の説明図
Claims (1)
- 【請求項１】パケットは一定の周期を持つ開始フラグ及
び終了フラグと複数ビット毎に位相変調されたデータで
あるフレームから構成され、前記フレ−ムは前記開始フ
ラグ及び前記終了フラグの周期とは異なる周期を持ち、
前記開始フラグ、前記フレーム、前記終了フラグの順に
伝送することを特徴とするデジタル伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195202A JPH0541716A (ja) | 1991-08-05 | 1991-08-05 | デジタル伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195202A JPH0541716A (ja) | 1991-08-05 | 1991-08-05 | デジタル伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541716A true JPH0541716A (ja) | 1993-02-19 |
Family
ID=16337158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195202A Pending JPH0541716A (ja) | 1991-08-05 | 1991-08-05 | デジタル伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541716A (ja) |
Cited By (67)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009060307A (ja) * | 2007-08-31 | 2009-03-19 | Fujitsu Ltd | フレーム同期データ転送方法、その送信側装置及び受信側装置 |
| KR20150003293A (ko) * | 2012-04-09 | 2015-01-08 | 에디컨 엔도-서저리 인코포레이티드 | 의료 장치용 직렬 통신 프로토콜 |
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| US10485607B2 (en) | 2016-04-29 | 2019-11-26 | Ethicon Llc | Jaw structure with distal closure for electrosurgical instruments |
| US10517627B2 (en) | 2012-04-09 | 2019-12-31 | Ethicon Llc | Switch arrangements for ultrasonic surgical instruments |
| US10555769B2 (en) | 2016-02-22 | 2020-02-11 | Ethicon Llc | Flexible circuits for electrosurgical instrument |
| US10575892B2 (en) | 2015-12-31 | 2020-03-03 | Ethicon Llc | Adapter for electrical surgical instruments |
| US10595929B2 (en) | 2015-03-24 | 2020-03-24 | Ethicon Llc | Surgical instruments with firing system overload protection mechanisms |
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| US10639092B2 (en) | 2014-12-08 | 2020-05-05 | Ethicon Llc | Electrode configurations for surgical instruments |
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| US10688321B2 (en) | 2009-07-15 | 2020-06-23 | Ethicon Llc | Ultrasonic surgical instruments |
| US10702329B2 (en) | 2016-04-29 | 2020-07-07 | Ethicon Llc | Jaw structure with distal post for electrosurgical instruments |
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| US10716615B2 (en) | 2016-01-15 | 2020-07-21 | Ethicon Llc | Modular battery powered handheld surgical instrument with curved end effectors having asymmetric engagement between jaw and blade |
| US10729494B2 (en) | 2012-02-10 | 2020-08-04 | Ethicon Llc | Robotically controlled surgical instrument |
| US10765470B2 (en) | 2015-06-30 | 2020-09-08 | Ethicon Llc | Surgical system with user adaptable techniques employing simultaneous energy modalities based on tissue parameters |
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| US10779845B2 (en) | 2012-06-29 | 2020-09-22 | Ethicon Llc | Ultrasonic surgical instruments with distally positioned transducers |
| US10835307B2 (en) | 2001-06-12 | 2020-11-17 | Ethicon Llc | Modular battery powered handheld surgical instrument containing elongated multi-layered shaft |
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| US10898256B2 (en) | 2015-06-30 | 2021-01-26 | Ethicon Llc | Surgical system with user adaptable techniques based on tissue impedance |
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| US10912603B2 (en) | 2013-11-08 | 2021-02-09 | Ethicon Llc | Electrosurgical devices |
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| US10952788B2 (en) | 2015-06-30 | 2021-03-23 | Ethicon Llc | Surgical instrument with user adaptable algorithms |
| US10966747B2 (en) | 2012-06-29 | 2021-04-06 | Ethicon Llc | Haptic feedback devices for surgical robot |
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