JPH0623082Y2 - シリアル信号の受信回路 - Google Patents
シリアル信号の受信回路Info
- Publication number
- JPH0623082Y2 JPH0623082Y2 JP7121288U JP7121288U JPH0623082Y2 JP H0623082 Y2 JPH0623082 Y2 JP H0623082Y2 JP 7121288 U JP7121288 U JP 7121288U JP 7121288 U JP7121288 U JP 7121288U JP H0623082 Y2 JPH0623082 Y2 JP H0623082Y2
- Authority
- JP
- Japan
- Prior art keywords
- data
- serial signal
- serial
- receiving circuit
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Description
【考案の詳細な説明】 イ 産業上の利用分野 本考案はシリアル信号の受信回路に関する。
ロ 従来の技術 シリアル信号の伝送方式は種々提案されている。例え
ば、特開昭６１−１０５９３６号（Ｈ０４Ｌ５／１６）
に開示された技術に於いては、送信側より先づスタート
ビツトを送信し、その後データを送信する。受信側はス
タートビツトを検出した後、データビツト長に対応する
個数のシリアルクロツクを発生させ、シフトレジスタに
受信データを取り込む構成となつている。この従来技術
の場合には、伝送すべきデータとは別個に、スタートビ
ツトを伝送する必要がある。
ば、特開昭６１−１０５９３６号（Ｈ０４Ｌ５／１６）
に開示された技術に於いては、送信側より先づスタート
ビツトを送信し、その後データを送信する。受信側はス
タートビツトを検出した後、データビツト長に対応する
個数のシリアルクロツクを発生させ、シフトレジスタに
受信データを取り込む構成となつている。この従来技術
の場合には、伝送すべきデータとは別個に、スタートビ
ツトを伝送する必要がある。
一方、デジタルデータを誤りなく伝送する為に、同一デ
ータを複数回伝送し、受信側に於いて例えば２回連続し
て同一データが受信されたとき、これを正しく伝送され
たデータとして取り込む方式も知られている。即ち、第
３図に於いて、シリアルデータ（ＳＤＡＴＡ）は複数回
同一データが生じるようにして伝送され、最初のシリア
ルクロツクの発生時点から所定期間(T)内にデータビツ
ト長（図示の場合は４ビツト）に対応する個数４個のシ
リアルクロツクが発生したときにデータを取込むが、斯
様にして取込んだデータが２回連続して同一データとな
らない限り、正しいデータとして採用しないものであ
る。図示の例の場合、ｔ2時点に於いてノイズが発生し
た為、正しいデータを取込めず、ｔ1時点とｔ2時点のデ
ータは同一とならない。従つて、ｔ4時点で初めて正し
いデータを取込むことができる。斯かる従来技術の場
合、同一データを複数回伝送する為効率的ではなく、ま
た２回連続して同一データが受信されたときにデータを
取込む為、データの取込みの時期が遅れるという欠点も
ある。
ータを複数回伝送し、受信側に於いて例えば２回連続し
て同一データが受信されたとき、これを正しく伝送され
たデータとして取り込む方式も知られている。即ち、第
３図に於いて、シリアルデータ（ＳＤＡＴＡ）は複数回
同一データが生じるようにして伝送され、最初のシリア
ルクロツクの発生時点から所定期間(T)内にデータビツ
ト長（図示の場合は４ビツト）に対応する個数４個のシ
リアルクロツクが発生したときにデータを取込むが、斯
様にして取込んだデータが２回連続して同一データとな
らない限り、正しいデータとして採用しないものであ
る。図示の例の場合、ｔ2時点に於いてノイズが発生し
た為、正しいデータを取込めず、ｔ1時点とｔ2時点のデ
ータは同一とならない。従つて、ｔ4時点で初めて正し
いデータを取込むことができる。斯かる従来技術の場
合、同一データを複数回伝送する為効率的ではなく、ま
た２回連続して同一データが受信されたときにデータを
取込む為、データの取込みの時期が遅れるという欠点も
ある。
ハ 考案が解決しようとする課題 本考案は簡単な構成にて正確にシリアル信号を取込むこ
とができる受信回路を提供しようとするものである。
とができる受信回路を提供しようとするものである。
ニ 課題を解決する為の手段 そこで本考案に於いては所定間隔毎に伝送される所定ビ
ツト長(N)のシリアル信号の受信回路を構成するに際し
て、所定ビツト長のシリアル信号の伝送期間よりも長く
且つ次のシリアル信号までの一定期間内に於けるシリア
ルクロツク数を計数するクロツク計数手段を設け、この
シリアルクロツク計数手段が前記一定期間内にシリアル
信号の所定ビツト長に対応するＮ個のクロツクを計数し
たとき、伝送シリアル信号を取込む構成とする。
ツト長(N)のシリアル信号の受信回路を構成するに際し
て、所定ビツト長のシリアル信号の伝送期間よりも長く
且つ次のシリアル信号までの一定期間内に於けるシリア
ルクロツク数を計数するクロツク計数手段を設け、この
シリアルクロツク計数手段が前記一定期間内にシリアル
信号の所定ビツト長に対応するＮ個のクロツクを計数し
たとき、伝送シリアル信号を取込む構成とする。
ホ 作用 上記構成に依れば、シリアルクロツクの欠落が生じた場
合及びノイズがシリアルクロツクに混入した場合、共に
クロツク計数手段は所定数Ｎとならず、斯かる誤データ
を取込むことはない。
合及びノイズがシリアルクロツクに混入した場合、共に
クロツク計数手段は所定数Ｎとならず、斯かる誤データ
を取込むことはない。
ヘ 実施例 シフトレジスタ(1)にはシリアルデータ（Ｓ−ＤＡＴ
Ａ）がシリアルクロツク（Ｓ−ＣＬＫ）により読込まれ
る。シリアルクロツク（Ｓ−ＣＬＫ）はビツトカウンタ
(2)にて計数される。シリアルクロツク（Ｓ−ＣＬＫ）
はまた単安定マルチバイブレータ(3)をトリガする。こ
の単安定マルチバイブレータ(3)の準安定期間は、１つ
のシリアルデータ（Ｓ−ＤＡＴＡ）（この実施例の場合
は５ビツト）の伝送期間（ｔ0）より長く且つ次のシリ
アルデータまでの期間(T)よりも短い一定期間である。
準安定期間の後端はエツヂ抜き取り回路(4)にて検出さ
れ、第２図に示す如きパルスが出力される。もし、この
準安定期間内にビツトカウンタ(2)が丁度５ビツトを計
数していれば、アンドゲート(5)より第２図に示す如き
パルスが出力され、シフトレジスタ(1)の内容即ちシリ
アルデータ（Ｓ−ＤＡＴＡ）が正しいデータとしてラツ
チ回路(6)に取込まれる。エツヂ抜き取り回路(4)は出力
は遅延回路(7)にて一定期間遅延され、ビツトカウンタ
(2)のリセツト入力となる。以上が、１つのシリアルデ
ータに対する１サイクルの処理となる。
Ａ）がシリアルクロツク（Ｓ−ＣＬＫ）により読込まれ
る。シリアルクロツク（Ｓ−ＣＬＫ）はビツトカウンタ
(2)にて計数される。シリアルクロツク（Ｓ−ＣＬＫ）
はまた単安定マルチバイブレータ(3)をトリガする。こ
の単安定マルチバイブレータ(3)の準安定期間は、１つ
のシリアルデータ（Ｓ−ＤＡＴＡ）（この実施例の場合
は５ビツト）の伝送期間（ｔ0）より長く且つ次のシリ
アルデータまでの期間(T)よりも短い一定期間である。
準安定期間の後端はエツヂ抜き取り回路(4)にて検出さ
れ、第２図に示す如きパルスが出力される。もし、この
準安定期間内にビツトカウンタ(2)が丁度５ビツトを計
数していれば、アンドゲート(5)より第２図に示す如き
パルスが出力され、シフトレジスタ(1)の内容即ちシリ
アルデータ（Ｓ−ＤＡＴＡ）が正しいデータとしてラツ
チ回路(6)に取込まれる。エツヂ抜き取り回路(4)は出力
は遅延回路(7)にて一定期間遅延され、ビツトカウンタ
(2)のリセツト入力となる。以上が、１つのシリアルデ
ータに対する１サイクルの処理となる。
第２図に於いて、シリアルデータ（ＤＡＴＡ−０）は正
しく取込まれているが、シリアルデータ（ＤＡＴＡ−
１）はビツト落ちがあつた為、またシリアルデータ（Ｄ
ＡＴＡ−２）のノイズ混入の為、ビツトカウンタ(2)は
所定数(5)を計数せず、従つてアンドゲート(5)よりパル
スは出力されず、データは取込まれない。
しく取込まれているが、シリアルデータ（ＤＡＴＡ−
１）はビツト落ちがあつた為、またシリアルデータ（Ｄ
ＡＴＡ−２）のノイズ混入の為、ビツトカウンタ(2)は
所定数(5)を計数せず、従つてアンドゲート(5)よりパル
スは出力されず、データは取込まれない。
以上の実施例はシリアルデータのビツト数は５ビツトで
あつたが、これには限定されない。また、連続する二つ
のシリアルデータにて一つのデータを構成する場合即
ち、シリアルデータがＡ1、Ｂ1、Ａ2、Ｂ2と伝送され、
シリアルデータＡ＋Ｂで一つの情報を示す場合には、シ
リアルデータＡ、Ｂに対して第１図に示す受信回路を夫
々設ける構成とする。この場合、シリアルデータの先頭
ビツトをアドレスビツトとして、Ａ、Ｂの識別をする構
成とする。
あつたが、これには限定されない。また、連続する二つ
のシリアルデータにて一つのデータを構成する場合即
ち、シリアルデータがＡ1、Ｂ1、Ａ2、Ｂ2と伝送され、
シリアルデータＡ＋Ｂで一つの情報を示す場合には、シ
リアルデータＡ、Ｂに対して第１図に示す受信回路を夫
々設ける構成とする。この場合、シリアルデータの先頭
ビツトをアドレスビツトとして、Ａ、Ｂの識別をする構
成とする。
ト 考案の効果 以上述べた本考案に依れば、簡単な構成にて正確にシリ
アルデータを取り込むことができる。
アルデータを取り込むことができる。
第１図は本考案に係るシリアル信号の受信回路を示す
図、第２図はその動作波形図、第３図は従来技術の動作
波形図である。 (1)…シフトレジスタ、(2)…ビツトカウンタ（クロツク
計数手段）、(6)…ラツチ回路。
図、第２図はその動作波形図、第３図は従来技術の動作
波形図である。 (1)…シフトレジスタ、(2)…ビツトカウンタ（クロツク
計数手段）、(6)…ラツチ回路。
Claims (1)
- 【請求項１】所定間隔毎に伝送される所定ビツト長(N)
のシリアル信号の受信回路であつて、前記所定ビツト長
のシリアル信号の伝送期間よりも長く且つ次のシリアル
信号までの一定期間内に於けるクロツク数を計数するク
ロツク計数手段を設け、前記クロツク計数手段が前記一
定期間内に前記シリアル信号の所定ビツト長に対応する
Ｎ個のクロツクを計数したとき、伝送シリアル信号を取
込む構成としたことを特徴とするシリアル信号る受信回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121288U JPH0623082Y2 (ja) | 1988-05-30 | 1988-05-30 | シリアル信号の受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121288U JPH0623082Y2 (ja) | 1988-05-30 | 1988-05-30 | シリアル信号の受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175035U JPH01175035U (ja) | 1989-12-13 |
| JPH0623082Y2 true JPH0623082Y2 (ja) | 1994-06-15 |
Family
ID=31296422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7121288U Expired - Lifetime JPH0623082Y2 (ja) | 1988-05-30 | 1988-05-30 | シリアル信号の受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0623082Y2 (ja) |
-
1988
- 1988-05-30 JP JP7121288U patent/JPH0623082Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01175035U (ja) | 1989-12-13 |
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