JP2001352351A - 信号波形整形回路及びその整形方法 - Google Patents

Abstract

(57)【要約】 【課題】 複流形式のバイフェーズ符号信号の信号幅の
変動を吸収する。 【解決手段】 入力信号の立上がり時を起点として一定
周期でデータが一次記憶回路４に格納され、立上がり時
に続く立さがり時を起点として一定周期で一次記憶回路
４に格納されたデータが二次記憶回路５に格納され、二
次記憶回路５に格納されたデータが時系列に出力され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号波形整形回路及
びその整形方法に関し、特にＭＩＬ−ＳＴＤ−１５５３
Ｂデータバス信号の信号波形整形回路及びその整形方法
に関する。

【０００２】

【従来の技術】ＭＩＬ−ＳＴＤ−１５５３Ｂデータバス
はバイフェーズ符号を使用しており、バイフェーズ符号
の波形整形に関する従来技術の一例が特願昭６３−１４
８７４３号公報（以下、先行技術という）に開示されて
いる。図１３はこの先行技術に開示された波形整形装置
の構成図である。同図を参照すると、まず、バイフェー
ズ符号信号１０１をコンパレータ１０２で波形整形し、
エッジ検出回路１０３でエッジを検出しＣＰＵ１０４に
取り込む。ＣＰＵ１０４は最初のエッジ信号をサンプリ
ングのスタートとしてビットレートの１６倍のクロック
でカウントを始める。そして次のエッジが検出される
と、カウント値が規定の値である場合は出力動作を行な
う。しかし、規定の値でない場合は位相がずれている、
つまり信号波形が歪んでいると認識し、その差分を算出
し、その値に応じて出力動作のタイミングを前後させる
ものである。

【０００３】次に、バイフェーズ符号について説明す
る。図１４はバイフェーズ符号の一例の波形図である。
同図を参照すると、図１４（ａ）に示すコードをバイフ
ェーズ変調すると、“０”のときエッジが立上がり、
“１”のときエッジが立下って同図（ｂ）のような波形
になる。一方、同図（ａ）のコードの差分（隣合うビッ
トのエクスクル−シブオア）をとると、同図（ｃ）のよ
うになる。この同図（ｃ）のコードに対する同図（ｂ）
の波形が差分バイフェーズ変調された波形である。

【０００４】

【発明が解決しようとする課題】第１の問題点は、従来
の技術ではバイフェーズ符号信号が単流形式（０又はＥ
（Ｅは正の実数）の２値を有する信号）の場合には有効
であるが、ＭＩＬ−ＳＴＤ１５５３Ｂバスのような複流
形式（−Ｅ，０，＋Ｅの３値を有する信号）の場合に
は、３値化できないという欠点があった。

【０００５】その理由は、コンパレータはスレッシュホ
ルド電圧によって２値出力しかできず、３値を有する信
号に符号化できないからである。

【０００６】第２の問題点は、従来の技術では受信信号
の途中に波形歪みが生じた場合には有効であるが、最初
のエッジが本来のタイミングよりも前後した場合には、
サンプリングのタイミングがずれて、正確な信号再生が
できなくなるという欠点がある。特にＭＩＬ−ＳＴＤ−
１５５３Ｂデータバスの信号はＳＹＮＣ（同期）ビット
＋データビットで構成されているが、ＳＹＮＣビット最
初の１．５ビットの信号幅の変動の許容値は厳密に規定
されていないことから、従来の手法ではデータビットの
サンプリングを誤るおそれがある。

【０００７】その理由は、従来の技術は、最初のエッジ
信号を以降の処理の基準信号としているため、最初のエ
ッジ信号の発生タイミングがずれると以降の処理タイミ
ングが全てずれてしまうからである。特にＭＩＬ−ＳＴ
Ｄ−１５５３Ｂデータバスの信号の最初のエッジ（ＳＹ
ＮＣビット）は変動が生じることから、正確なサンプリ
ングができなくなるという欠点が生じる。

【０００８】そこで本発明の目的は、複流形式のバイフ
ェーズ符号信号、特にＭＩＬ−ＳＴＤ−１５５３Ｂデー
タバス信号の信号幅の変動を吸収することが可能な信号
波形整形回路及びその整形方法を提供することにある。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に本発明は、入力信号の立上がり時を起点として一定周
期でデータが格納される第１格納手段と、前記立上がり
時に続く立さがり時を起点として一定周期で前記第１格
納手段に格納されたデータが格納される第２格納手段と
を含み、前記第２格納手段に格納されたデータが時系列
に出力されることを特徴とする。

【００１０】又、本発明による他の発明は、入力信号の
立上がり時を起点として一定周期でデータを第１格納部
に格納する第１ステップと、前記立上がり時に続く立さ
がり時を起点として一定周期で前記第１格納部に格納さ
れたデータを第２格納部に格納する第２ステップとを含
み、前記第２格納部に格納されたデータが時系列に出力
されることを特徴とする。

【００１１】本発明及び本発明による他の発明によれ
ば、第１及び第２の格納手段を用い、それら格納手段に
入力信号が格納されるタイミングをずらすことにより、
入力信号の信号幅の変動を吸収することが可能となる。
さらに、入力信号の立上がり時を起点として第１の格納
手段に入力信号を格納し、入力信号の立下がり時を起点
として第２の格納手段に第１の格納手段からの入力信号
を格納する構成であるため、入力信号最初のエッジが本
来のタイミングよりも前後した場合でも入力信号の信号
幅の変動を吸収することが可能となる。さらに、三値信
号を二値信号に変換する信号変換手段を設けることも可
能であるため、ＭＩＬ−ＳＴＤ１５５３Ｂバスのような
複流形式の信号に本発明を適用することが可能となる。

【００１２】

【発明の実施の形態】まず、本発明の概要について説明
する。図１を参照すると、前述した課題は、論理レベル
変換（３値を２値に変換）を行なうレシーバ１と、論理
レベル変換（２値を３値に変換）を行うトランスミッタ
６と、信号のエッジ検出を行なうエッジ検出回路２と、
データ取り込み信号を発生するサンプルタイミング発生
回路３と、サンプルしたデータを記憶する一次記憶回路
４及び２次記憶回路５と、入力されるバイフェーズ符号
信号のビットレートの１６倍の周波数を発生するクロッ
ク信号発生器７によって解決される。

【００１３】入力されるＭＩＬ−ＳＴＤ−１５５３Ｂデ
ータバスの信号は、＋Ｖ（Ｖは正の実数）のスレッシュ
ホルド電圧及び−Ｖのスレッシュホルド電圧でデーコー
ドされ、その出力の組み合わせで３値に変換される。レ
シーバ１の出力はエッジ検出回路２に入力される。エッ
ジ検出回路２は立ち上がり及び立ち下がりを検出し、そ
の信号をサンプルタイミング発生回路３に通知する。サ
ンプルタイミング発生回路３は、エッジ検出回路２から
の最初の立上りと最初の立上り後に発生する立ち下がり
（最初の立ち下がり）から、一次記憶回路４及び二次記
憶回路５へ取り込み信号を出力する。一次記憶回路４及
び二次記憶回路５は、前述した取り込み信号が到来した
時のみサンプルを行なう。この取り込み信号の発生タイ
ミングは、現在到来している信号が、現在、どこの部分
を入力しているかによって異なり、３種類（先頭と中間
と末尾）に分けられている。この動作はＭＩＬ−ＳＴＤ
−１５５３Ｂデータバスの信号波形の以下の３つの特性
によってそのタイミングを変えている。

【００１４】先頭部分（ＳＹＮＣビット）の信号幅は
負荷によって変動する。 中間部分の信号幅は一定である。 末尾部分（パリティビット）の信号幅が大きくなる。

【００１５】以上の特性を考慮した上で一次記憶回路４
でのサンプル、二次記憶回路５のサンプルのタイミング
をずらすことにより、信号幅の変動を吸収している。そ
して、二次記憶回路５の出力で所定の信号幅に波形整形
された後は、トランスミッタ６でＭＩＬ−ＳＴＤ−１５
５３Ｂデータバスの信号レベルに変換され、送出される
ものである。

【００１６】以下、本発明の実施の形態について添付図
面を参照しながら説明する。図１は本発明に係る信号波
形整形回路の最良の実施の形態の構成図である。同図を
参照すると、信号波形整形回路は論理レベル変換（３値
を２値に変換）を行なうレシーバ１と、論理レベル変換
（２値を３値に変換）を行うトランスミッタ６と、信号
のエッジ検出を行なうエッジ検出回路２と、データ取り
込み信号を発生するサンプルタイミング発生回路３と、
サンプルしたデータを記憶する一次記憶回路４及び二次
記憶回路５と、入力されるバイフェーズ符号信号のビッ
トレートの１６倍の周波数を発生するクロック信号発生
器７とから構成される。

【００１７】まず、ＭＩＬ−ＳＴＤ−１５５３Ｂデータ
バスの信号形式について説明する。図２はＭＩＬ−ＳＴ
Ｄ−１５５３Ｂデータバスの信号形式を示す模式図であ
る。同図を参照すると、ＭＩＬ−ＳＴＤ−１５５３Ｂデ
ータバスで転送される全ての信号は、同図（１）に示す
ようにＳＹＮＣビット（３ビット）＋データビット（１
６ビット）＋パリティビット（１ビット）の２０ビット
で１ワードと定義しており、同図（２）のような最大３
２ワードの複数ワード転送も可能になっている。ＭＩＬ
−ＳＴＤ−１５５３Ｂデータバスは同図（３）に示すよ
うに、無信号の際には０Ｖ、有信号の場合には＋Ｅまた
は−Ｅの信号レベルとなる。

【００１８】図３は１ワードの波形図である。ＳＹＮＣ
ビットは同図に示すように１．５ビットの期間＋Ｅで、
次の１．５ビットの期間は−Ｅの電圧レベルとなる。
又、データビット及びパリティビットはバイフェーズ符
号を採用しており、論理レベルの“１”及び“０”は図
４のように定義している。図４は論理レベルの定義を示
す波形図である。即ち、同図を参照すると、１ビット幅
の前半１／２ビットが＋Ｅ、後半１／２ビットが−Ｅの
とき論理レベル“１”であり、前半１／２ビットが−
Ｅ、後半１／２ビットが＋Ｅのとき論理レベル“０”で
ある。

【００１９】次に、本発明について説明する。図２〜図
４に示したＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信
号をデジタル処理を行なう為に、その信号を＋Ｖ及び−
Ｖのスレッシュホルド電圧を有するレシーバ１に入力す
るとレシーバ１から図５に示すような出力が得られる。
図５はレシーバ１の入力波形及び出力波形を示す図であ
る。同図（１）は入力波形、同図（２）は出力波形を夫
々示している。

【００２０】レシーバ１はこの処理を行なうことにより
＋Ｅ，０，−Ｅの３値を有するＭＩＬ−ＳＴＤ−１５５
３Ｂデータバスの信号を２ビット幅の２値にすることに
より、デジタル処理が可能になる。図５の例ではＭＩＬ
−ＳＴＤ−１５５３Ｂの信号レベルが＋Ｅの時にはデジ
タルデータ１及びデジタルデータ２は（１，０）、−Ｅ
の場合は（０，１）、０ｖ（無信号）の場合には（０，
０）となるのが分かる。

【００２１】なお、図５（２）のデジタルデータ１及び
デジタルデータ２は、図１のデジタルデータ１及びデジ
タルデータ２（レシーバ１の出力）に対応している。デ
ジタルデータ１及び２はエッジ検出回路２、サンプルタ
イミング発生回路３及び一次記憶回路４に送られる。

【００２２】エッジ検出回路２では立ち上がり及び立ち
下がりの検出を行なう。図５に示すように、ＭＩＬ−Ｓ
ＴＤ−１５５３Ｂデータバスが無信号状態であった場
合、デジタルデータ１及び２は（０，０）である。そし
て、信号が到来するとまずＳＹＮＣビットが入力される
ので、デジタルデータ１及び２は（１，０）に変化す
る。エッジ検出回路２はこの信号変化を検出し、サンプ
リングタイミング発生回路３に立ち上がり信号を出力す
る。続いてＳＹＮＣビットの後半１．５ビットが到来す
ると、デジタルデータ２は（１，０）から（０，１）に
変化する。ＳＹＮＣビット以降のデータビットも同様に
変化する。エッジ検出回路２は前述の信号変化を検出
し、立上り信号及び立ち下がり信号をサンプルタイミン
グ発生回路３に出力する。

【００２３】ここでＭＩＬ−ＳＴＤ−１５５３Ｂデータ
バスの特性について説明する。図６はＭＩＬ−ＳＴＤ−
１５５３Ｂデータバスの特性を示す信号波形図である。
ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスが理想的な場合
には図６（１）のようにＳＹＮＣ信号幅が３ビット
（１．５ビットの＋Ｅと１．５ビットの−Ｅ）、パリテ
ィビットが１ビットになるはずである。

【００２４】しかし、実際には図６（２）に示すよう
に、無信号から有信号になる際の先頭ワードのＳＹＮＣ
ビットの前半（＋ＥのＳＹＮＣビット）と最終ワードの
パリティビットの後半の信号幅が、それ以外のビットの
信号幅よりも大きくなってしまう。その理由として、中
間のビット（ＳＹＮＣビットの前半とパリティビットの
後半以外のビット）は、−Ｅから＋Ｅもしくは＋Ｅから
−Ｅに遷移するのに対して、前半のＳＹＮＣビットは０
から＋Ｅに遷移するため、立上り／立ち下がり特性の差
により信号幅に差異が生じるものである。

【００２５】特にパリティビットの後半については、＋
Ｅまたは−Ｅから０になる際、データバス上に残留して
いる電荷が負荷容量によって放電が行われ、時定数で電
位が減少していくため、信号幅が大きくなってしまう。
ただし、中間のビットは、ＭＩＬ−ＳＴＤ−１５５３Ｂ
データバスの規格によって信号幅が規定されていること
から、信号幅が広がることはない。以上のように、ＭＩ
Ｌ−ＳＴＤ−１５５３Ｂデータバスの信号はビットの位
置によって、以下の３つの特性がある。

【００２６】 無信号から有信号になる際のＳＹＮＣ
ビット前半部分の信号幅が大きくなる。 有信号から無信号になる際のパリティビット後半部
分の信号幅が大きくなる。 及び以外の部分の信号幅が大きくなることはな
い。

【００２７】以上の特性を考慮してサンプリングタイミ
ング発生回路３はデータ取り込み信号１及び２を発生さ
せる必要がある。

【００２８】次にサンプルタイミング発生回路３の動作
について説明する。サンプルタイミング発生回路３は、
前述したタイミングで発生するエッジ検出回路２からの
立上り及び立ち下がり信号と、レシーバ１からのデジタ
ルデータ１、２から、データ取り込み信号１及び２を出
力するものである。又、一次記憶回路４はデータ取り込
み信号１を、二次記憶回路５はデータ取り込み信号２を
入力すると、入力データをラッチするものである。つま
り、前述したＭＩＬ−ＳＴＤ−１５５３Ｂの信号幅の変
動を、サンプルタイミング発生回路３の取り込み信号の
発生タイミングに連動させて、一次記憶回路４に取り込
み、二次記憶回路５で一定のタイミングで取り込み、出
力させることによって、波形整形機能を実現するもので
ある。

【００２９】図７はサンプルタイミング発生回路３の一
例の構成図である。サンプルタイミング発生回路３は同
図に示すように、シーケンサ１１と、１／２ビットカウ
ンタ１２と、１／２ビット幅遅延回路１３とから構成さ
れている。シーケンサ１１はデジタルデータ１，２と立
ち上がり信号及，立ち下がり信号及び１／２ビットカウ
ンタ１２のカウント値を入力し、データ取り込み信号１
を出力する。

【００３０】又、１／２ビットカウンタ１２はデータ取
り込み信号１を入力し、シーケンサ１１に対してカウン
ト値を出力するものである。１／２ビットカウンタ１２
は、１／２ビット毎に発生するデータ取り込み信号１の
パルスをカウントするもので、カウント範囲は１から４
０までで、１ワード中の最終０．５ビット（パリティビ
ットの後半部分）を受信した時に４０を示すようなタイ
ミングに設定されている。そのため、複数ワード転送時
のように１ワードが連続する場合には、次のワードの先
頭（ＳＹＮＣ部分）では、カウント値が１になる。

【００３１】図８はデジタルデータ１，２の波形とカウ
ント値との関係を示す模式図である。同図（１）は正常
なデジタルデータ１，２の波形とカウント値との関係を
示しており、同図（２）は末尾の波形が伸びた異常なデ
ジタルデータ１，２の波形とカウント値との関係を示し
ている。

【００３２】同図（１）に示すように正常なデジタルデ
ータ１，２の波形に対しては０から順番に３９まで番号
（カウント値）を付けている。一方、同図（２）に示す
ように異常なデジタルデータ１，２の波形に対しては末
尾の波形が伸びることを想定して０から４０まで番号
（カウント値）を付けている。即ち、本発明に係る１／
２ビットカウンタ１２は末尾の波形が伸びることを想定
して１から４０までカウントする。

【００３３】又、１／２ビット幅遅延回路１３は、デー
タ取り込み信号１の信号を１／２ビット幅の遅延を生じ
させて、その信号をデータ取り込み信号２として出力さ
せるものである。

【００３４】次に、サンプルタイミング発生回路３の動
作について説明する。図９はサンプルタイミング発生回
路３の動作を示すフローチャート、図１０乃至図１２は
同回路のタイミングチャートである。

【００３５】まず、ＭＩＬ−ＳＴＤ−１５５３Ｂデータ
バスが無信号状態においては、信号レベルは０Ｖである
ことから、デジタルデータ１，２は（０，０）であるた
め、図９のＡ→Ｓ１（無信号）→Ａのループを周る。無
信号及び有信号の判定は、シーケンサ１１が行なってお
り、デジタルデータ１，２が（０，０）又は（１，１）
の時は無信号で、（１，０）又は（０，１）のときは有
信号としている。

【００３６】次に、ＭＩＬ−ＳＴＤ−１５５３Ｂデータ
バスから信号が入力されると、まずＳＹＮＣ信号が入力
されるので、デジタルデータ１，２は（１，０）にな
る。又、エッジ検出回路２は立ち上がり信号Ｐ１を出力
する（図１０のＰ１参照）。

【００３７】シーケンサ１１は、前述のデジタルデータ
１，２と立上り信号Ｐ１から、図９のＡ→Ｓ１→Ｓ２→
Ｓ３→Ｓ４に遷移する。ここで、Ｓ３の１／４ビット幅
の時間経過後、再度、Ｓ４の無信号／有信号の判断シー
ケンスに遷移するのは、信号検出したデータがノイズで
あるか、正常の信号であるかの判定のために設けてある
（本発明では、１／４ビット幅以上の信号幅の信号を正
常の信号と判定している）。

【００３８】Ｓ４の判定において有信号であると判定し
た場合、シーケンサ１１はＳ５でデータ取り込み信号１
（Ｐ２）を出力し（図１０のＰ２参照）、一次記憶回路
４はそのときのデジタルデータ１及び２、つまり（１，
０）をサンプル記憶する。

【００３９】データ取り込み信号１によってＳＹＮＣ信
号の１サンプルを行なった後、シケンサ１１はＢに遷移
し、エッジ検出回路２からの立ち下がり信号が入力され
ているかどうかの判定を行なう（Ｓ７）。立ち下がり信
号が入力されなければ（Ｓ７でＮＯの場合）、Ｓ８にお
いては、Ｓ５のデータ取り込み信号１を出力してから１
／２ビット幅の時間が経過するまではＳ８→Ｂに遷移
し、１／２ビット幅経過するとＳ８→Ｓ９→Ｂに遷移し
て２回目のデータ取り込み信号１（Ｐ３）を出力する
（図１０のＰ３参照）。

【００４０】このような遷移をＳＹＮＣ信号の前半１．
５ビットまで行う。ＭＩＬ−ＳＴＤ−１５５３Ｂデータ
バスはＳＹＮＣ信号の前半は１．５ビットあることか
ら、理論上Ｓ５で１回、Ｓ９で２回のサンプル（計３
回）が行われるはずである。しかし、ＭＩＬ−ＳＴＤ−
１５５３Ｂの特性上、ＳＹＮＣ信号の前半部分の信号幅
が大きくなる為、実際には立ち下がり信号が到来するま
で図１０のＰ２〜Ｐ５に示すように計４回行われる。

【００４１】この４回行われるサンプリング動作につい
て具体的に説明する。図１０において、データ取り込み
信号１のうち、Ｐ２とＰ３の出力については説明済みな
ので省略する。図９を参照すると、データ取り込み信号
１（Ｐ３）が出力されると（Ｓ９）、立ち下がり信号が
到来したか否かが判定され（Ｓ７）、図１０を参照する
とこの時点ではまだ立ち下がり信号は到来していないの
で（Ｓ７でＮＯ）、１／２ビット経過後にデータ取り込
み信号１（Ｐ４）が出力される（Ｓ８，Ｓ９）。この
時、一時記憶回路４にはデジタルデータ１及び２（１，
０）が記憶される。

【００４２】次に、データ取り込み信号１（Ｐ４）が出
力されると（Ｓ９）、立ち下がり信号が到来したか否か
が判定され（Ｓ７）、図１０を参照するとこの時点では
まだ立ち下がり信号は到来していないので（Ｓ７でＮ
Ｏ）、１／２ビット経過後にデータ取り込み信号１（Ｐ
５）が出力される（Ｓ８，Ｓ９）。なお、立ち下がり信
号が到来したか否かの判定は、デジタルデータ１が１か
ら０に変化した後でデジタルデータ２が０から１に変化
した時点に立ち下がり信号が到来したと判定される。一
方、図１０を参照すると、データ取り込み信号１（Ｐ
５）が出力される時点では、デジタルデータ１は１から
０に変化している。従って、一次記憶回路４にはデジタ
ルデータ１及び２（０，０）が記憶される。

【００４３】次に、データ取り込み信号１（Ｐ５）が出
力されると（Ｓ９）、立ち下がり信号が到来したか否か
が判定され（Ｓ７）、図１０を参照すると立ち下がり信
号（０，１が到来したので（Ｓ７でＹＥＳ）、立ち下が
り信号Ｐ６が出力されかつ１／４ビット幅経過後に（Ｓ
１０）、無信号／有信号の判断がなされ（Ｓ１１）、有
信号なので（Ｓ１１で有信号）、データ取り込み信号１
（Ｐ７）が出力される。

【００４４】この時、一次記憶回路４にはデジタルデー
タ１及び２（０，１）が記憶される。即ち、一次記憶回
路４にデジタルデータ１及び２（０，０）が記憶された
後、１／２ビット幅が経過する前に一時記憶回路４に記
憶されるデータは（０，１）に書き替えられるのであ
る。

【００４５】従って、データ取り込み信号１（Ｐ４）が
出力されてから１／２ビット幅経過後に出力されるデー
タ取り込み信号２（Ｐ５１）により二次記憶回路５には
（１，０）が書き込まれるが、データ取り込み信号１
（Ｐ５）が出力されてから１／２ビット幅経過後に出力
されるデータ取り込み信号２（Ｐ５２）により二次記憶
回路５には（０，０）ではなく（０，１）が書き込まれ
る。これにより、二次記憶回路５から出力されるＳＹＮ
Ｃの前半部分のデータは正確に１．５ビット分のデータ
となる。

【００４６】次に、図９を参照しながら立ち下がり信号
が到来した後の動作について説明する。ＳＹＮＣ信号の
後半部分が入力されると、エッジ検出回路２で立ち下が
り信号が出力され（図１０のＰ６参照）、その信号がシ
ーケンサ１１に入力される。すると、シーケンサ１１は
図９のＳ７→Ｃに遷移し、Ｓ１０の１／４ビット幅の時
間経過後、Ｓ１１の無信号／有信号の判定を経て、有信
号であった場合、Ｓ１２においてデータ取り込み信号１
（図１０のＰ７参照）を出力するとともに、Ｓ１３にて
１／２ビットカウンタ１２に“３”を設定（図１０のＰ
１５参照）後、Ｄに遷移する。

【００４７】そして、以降の信号を入力されるとＤ→Ｓ
１４→Ｓ１５→Ｓ１６→Ｓ１７→Ｓ１８→Ｄのループを
たどり、データ取り込み信号１は、１／２ビット信号幅
毎に発生することになる（図９のＰ７，Ｐ８参照）。

【００４８】１／２ビットカウンタは、Ｓ１８によって
カウントアップを行い（図９のＰ１５〜Ｐ２２参照）、
カウンタのカウント値が４０、つまり１ワード中の最終
ビット（パリティビットの後半）までＤ→Ｓ１４→Ｓ１
５→Ｓ１６→Ｓ１７→Ｓ１８→Ｄの遷移を行なう（図１
０のＰ２８参照）。この動作は、Ｓ７において立ち下が
りを検出してから１ワード中の最終ビットの後半まで、
１／２ビット毎にサンプルが行われる（図１１Ｐ２４〜
Ｐ２７参照）。

【００４９】つまり、最初は立上りを基準に１／２ビッ
ト毎にサンプルを行なっていたものが、今度は、立ち下
がりを基準にサンプルが行われることを意味する。これ
は、ＭＩＬ−ＳＴＤ−１５５３ＢデータバスのＳＹＮＣ
前半の信号幅が、それ以降の信号幅と比較して違ってい
ることを考慮した動作である。

【００５０】そして、１ワード中の最終０．５ビットが
入力されると、１／２ビットカウンタ１２は図９のＳ１
８によってカウント値が４０から０になる（図１１のＰ
２８、Ｐ２９参照）。すると、シーケンサ１１はＳ１８
→Ｄ→Ｓ１４→Ｓ１５に遷移し、Ｓ１６においてカウン
ト値が“０”であることから、Ｓ１６の“ＹＥＳ”のル
ープをたどりＳ１９に遷移する。

【００５１】Ｓ１９では、一定時間の遅延経過後、デー
タ取り込み信号１が出力（Ｓ２０）される（図１１のＰ
３０参照）。この動作は、パリティビットの後半の信号
幅が延びることを考慮に入れたものである。つまり、１
ワード転送においては、パリティビットの後半は信号幅
が延びる為、次のワードが続かない（無信号）にも関わ
らず、Ｓ１４の無信号／有信号の判定結果が有信号にな
ってしまう（図１１のＰ３１参照）。そのため、データ
取り込み信号１をＳ１９の遅延操作で遅らせて、つま
り、デジタルデータ１，２が（０，０）になるタイミン
グ（図１１のＰ３２参照）で、一次記憶回路４に出力
し、無信号状態の情報を取得するものである。

【００５２】このようにすれば、信号幅が延びる最終ビ
ット後半を２回サンプルすることは避けられる。また、
複数ワード転送においては、次のワードの先頭（次のワ
ードのＳＹＮＣ信号）のサンプルのみＳ２０によって、
遅れることになるが（図１２のＰ３３参照）、ＳＹＮＣ
信号は１．５ビット長でレベルの変動は生じない為、Ｓ
１９の遅延時間を大きくとらない限り、次のサンプルは
可能である（図１２のＰ３４参照）。ただし、サンプル
のタイミングが遅れるのは次のワードの１回目のサンプ
ルのみ（図１２のＰ３３のサンプルのこと）であり、以
降のサンプルはそれまでのタイミングで行われる（図１
２のＰ３５〜Ｐ４０参照）。

【００５３】つまり、複数ワード転送の場合には、１ワ
ードの最終ビット後半から次のワードへの遷移は、Ｄ→
Ｓ１４→Ｓ１５→Ｓ１６→Ｓ１７→Ｓ１８→Ｄ→Ｓ１４
→Ｓ１５→Ｓ１６→Ｓ１９→Ｓ２０→Ｓ２１→Ｓ１４→
Ｓ１５→Ｓ１６→Ｓ１７→Ｓ１８→Ｄのループをたどる
ことになる。そして、信号幅が大きくなる最終ワード最
終ビット後半のサンプルは、Ｄ→Ｓ１４→Ｓ１５→Ｓ１
６→Ｓ１７→Ｓ１８→Ｄ→Ｓ１４→Ａをたどることにな
る。

【００５４】このように、サンプルタイミング発生回路
３のデータ取り込み信号１の出力タイミングは、信号幅
の違いに追従させるものである。

【００５５】次に、一次記憶回路４と二次記憶回路５の
動作についての説明を行なう。一次記憶回路４は、デジ
タルデータ１，２をデータ取り込み信号１が入力される
タイミングで取り込む（図１０のＰ２参照）。又、二次
記憶回路５は、一次記憶回路４からの出力データを、デ
ータ取り込み信号２が入力されるタイミングで取り込む
ものである（図１０のＰ４１参照）。

【００５６】一次記憶回路４で最初にデータが取り込ま
れるのは、図９のＳ５のタイミングである。サンプルタ
イミング発生回路３は、最初のデータ取り込み信号１が
出力されてから、１／２ビット幅経過後に最初のデータ
取り込み信号２が出力され（図１０のＰ４１参照）、そ
の後は１／２ビット幅毎に出力される（図１０のＰ４２
〜Ｐ４４参照）。そして、二次記憶回路５は一次記憶回
路４の出力データを、データ取り込み信号２が入力され
るタイミングでサンプルし、トランスミッタ６に出力す
る。

【００５７】このようにしてデータ取り込み信号１と１
／２ビット幅遅らせたデータ取り込み信号２を使用する
ことにより、信号幅の広がりを吸収することができ、従
って正常な波形に整形することができる。なお、トラン
スミッタ６は、二次記憶回路５の信号をＭＩＬ−ＳＴＤ
−１５５３Ｂデータバスの規定電圧に変換・出力するも
のである。

【００５８】

【発明の効果】本発明によれば、入力信号の立上がり時
を起点として一定周期でデータが格納される第１格納手
段と、前記立上がり時に続く立さがり時を起点として一
定周期で前記第１格納手段に格納されたデータが格納さ
れる第２格納手段とを含み、前記第２格納手段に格納さ
れたデータが時系列に出力される構成であるため、入力
信号の信号幅の変動を吸収することが可能となる。さら
に、入力信号最初のエッジが本来のタイミングよりも前
後した場合でも入力信号の信号幅の変動を吸収すること
が可能となる。さらに、三値信号を二値信号に変換する
信号変換手段を設けることも可能であるため、ＭＩＬ−
ＳＴＤ１５５３Ｂバスのような複流形式の信号に本発明
を適用することが可能となる。

【００５９】又、本発明による他の発明によれば、入力
信号の立上がり時を起点として一定周期でデータを第１
格納部に格納する第１ステップと、前記立上がり時に続
く立さがり時を起点として一定周期で前記第１格納部に
格納されたデータを第２格納部に格納する第２ステップ
とを含み、前記第２格納部に格納されたデータが時系列
に出力される構成であるため、上記本発明と同様の効果
を奏する。

【００６０】具体的には、第１の効果は、ＭＩＬ−ＳＴ
Ｄ−１５５３ＢデータバスのＳＹＮＣビット及びパリテ
ィビット波形の信号幅の変動を吸収できる。その理由
は、次のようなものである。信号幅の変動が大きいＳＹ
ＮＣビットの最初の１．５ビットとパリティビットにつ
いては、その変動幅を考慮したサンプリングを行い、そ
れ以外のビットについては別のタイミングでサンプリン
グを行なっている。サンプリングしたデータは一時的に
共通の記憶装置に格納し、それを再度、統一したタイミ
ングでサンプリングすることにより、サンプリングタイ
ミングのずれを緩衝できるからである。

【００６１】第２の効果は、伝送路延長機能が実現でき
る。その理由は、信号波形の整形を行なっているため、
伝送中の歪みが除去でき、信号波形の再生が可能になる
からである。そのため、伝送路の延長が可能となる。

【図面の簡単な説明】

【図１】本発明に係る信号波形整形回路の最良の実施の
形態の構成図である。

【図２】ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号
形式を示す模式図である。

【図３】１ワードの波形図である。

【図４】論理レベルの定義を示す波形図である。

【図５】レシーバ１の入力波形及び出力波形を示す図で
ある。

【図６】ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの特性
を示す信号波形図である。

【図７】サンプルタイミング発生回路３の一例の構成図
である。

【図８】デジタルデータ１，２の波形とカウント値との
関係を示す模式図である。

【図９】サンプルタイミング発生回路３の動作を示すフ
ローチャートである。

【図１０】サンプルタイミング発生回路３のタイミング
チャートである。

【図１１】サンプルタイミング発生回路３のタイミング
チャートである。

【図１２】サンプルタイミング発生回路３のタイミング
チャートである。

【図１３】先行技術に開示された波形整形装置の構成図
である。

【図１４】バイフェーズ符号の一例の波形図である。

【符号の説明】

１ レシーバ ２ エッジ検出回路 ３ サンプルタイミング発生回路 ４ 一次記憶回路 ５ 二次記憶回路 ６ トランスミッタ ７ クロック信号発生器 １１ シーケンサ １２ １／２ビットカウンタ １３ １／２ビット幅遅延回路

Claims (16)

【特許請求の範囲】
1. 【請求項１】 入力信号の立上がり時を起点として一定
   周期でデータが格納される第１格納手段と、前記立上が
   り時に続く立さがり時を起点として一定周期で前記第１
   格納手段に格納されたデータが格納される第２格納手段
   とを含み、前記第２格納手段に格納されたデータが時系
   列に出力されることを特徴とする信号波形整形回路。
2. 【請求項２】 前記第１格納手段にデータが格納される
   たびにカウントアップする計数手段と、前記計数手段の
   計数値が予め設定された数値になったとき、前記第１格
   納手段にデータが格納されるタイミングを遅延させる遅
   延手段とをさらに含むことを特徴とする請求項１記載の
   信号波形整形回路。
3. 【請求項３】 前記計数値が予め設定された数値になっ
   たとき、次は計数値がリセットされることを特徴とする
   請求項２記載の信号波形整形回路。
4. 【請求項４】 前記予め設定された数値とは、位相ずれ
   のない１ワード分の信号の計数値に１を加算した数値で
   あることを特徴とする請求項２又は３記載の信号波形整
   形回路。
5. 【請求項５】 前記第２格納手段にデータを格納するタ
   イミングを決定する第２データ取り込み信号は、前記第
   １格納手段にデータを格納するタイミングを決定する第
   １データ取り込み信号から所定時間遅延して出力される
   ことを特徴とする請求項１乃至４いずれかに記載の信号
   波形整形回路。
6. 【請求項６】 三値信号を二値信号に変換する信号変換
   手段をさらに含み、前記二値信号が前記第１格納手段に
   格納されることを特徴とする請求項１乃至５いずれかに
   記載の信号波形整形回路。
7. 【請求項７】 前記入力信号はバイフェ−ズ信号である
   ことを特徴とする請求項１乃至６いずれかに記載の信号
   波形整形回路。
8. 【請求項８】 前記入力信号は先頭にＳＹＮＣビット、
   つづいてデータビット、最後尾にパリティビットを有す
   る信号で１ワードが構成されることを特徴とする請求項
   １乃至７いずれかに記載の信号波形整形回路。
9. 【請求項９】 入力信号の立上がり時を起点として一定
   周期でデータを第１格納部に格納する第１ステップと、
   前記立上がり時に続く立さがり時を起点として一定周期
   で前記第１格納部に格納されたデータを第２格納部に格
   納する第２ステップとを含み、前記第２格納部に格納さ
   れたデータが時系列に出力されることを特徴とする信号
   波形整形方法。
10. 【請求項１０】 前記第１格納ステップにてデータが格
    納されるたびにカウントアップする第３ステップと、前
    記第３ステップにおける計数値が予め設定された数値に
    なったとき、前記第１ステップにてデータが前記第１格
    納部に格納されるタイミングを遅延させる遅延手段とを
    さらに含むことを特徴とする請求項９記載の信号波形整
    形方法。
11. 【請求項１１】 前記計数値が予め設定された数値にな
    ったとき、次は計数値がリセットされることを特徴とす
    る請求項１０記載の信号波形整形方法。
12. 【請求項１２】 前記予め設定された数値とは、位相ず
    れのない１ワード分の信号の計数値に１を加算した数値
    であることを特徴とする請求項１０又は１１記載の信号
    波形整形方法。
13. 【請求項１３】 前記第２格納部にデータを格納するタ
    イミングを決定する第２データ取り込み信号は、前記第
    １格納部にデータを格納するタイミングを決定する第１
    データ取り込み信号から所定時間遅延して出力されるこ
    とを特徴とする請求項９乃至１２いずれかに記載の信号
    波形整形方法。
14. 【請求項１４】 三値信号を二値信号に変換する第４ス
    テップをさらに含み、前記二値信号が前記第１格納部に
    格納されることを特徴とする請求項９乃至１３いずれか
    に記載の信号波形整形方法。
15. 【請求項１５】 前記入力信号はバイフェ−ズ信号であ
    ることを特徴とする請求項９乃至１４いずれかに記載の
    信号波形整形方法。
16. 【請求項１６】 前記入力信号は先頭にＳＹＮＣビッ
    ト、つづいてデータビット、最後尾にパリティビットを
    有する信号で１ワードが構成されることを特徴とする請
    求項９乃至１５いずれかに記載の信号波形整形方法。