JP2001168729A - データ伝送システム - Google Patents
データ伝送システムInfo
- Publication number
- JP2001168729A JP2001168729A JP35280799A JP35280799A JP2001168729A JP 2001168729 A JP2001168729 A JP 2001168729A JP 35280799 A JP35280799 A JP 35280799A JP 35280799 A JP35280799 A JP 35280799A JP 2001168729 A JP2001168729 A JP 2001168729A
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- parallel
- serial
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 送信装置と受信装置とが複数のデータ線とク
ロック線とにより接続されたデータ伝送システムにおい
て、送信装置側の生成したクロックを逓倍に分周して受
信装置に送信しなくとも、多点サンプリングを可能と
し、伝送誤りの発生確率を低減することが可能なデータ
伝送システムを提供する。 【解決手段】 送信装置１は、シリアルデータをパラレ
ルデータに変換して、受信装置７にデータを送信する。
受信装置７は、受信したパラレルデータを多点サンプリ
ングしたサンプリングデータの中央ビットを正しいデー
タとして、シリアルデータに変換することにより実行す
る。また、当該サンプリングデータの０と１をカウント
して多数決判定を行い、多い方をシリアルデータに変換
することにより実行する。
ロック線とにより接続されたデータ伝送システムにおい
て、送信装置側の生成したクロックを逓倍に分周して受
信装置に送信しなくとも、多点サンプリングを可能と
し、伝送誤りの発生確率を低減することが可能なデータ
伝送システムを提供する。 【解決手段】 送信装置１は、シリアルデータをパラレ
ルデータに変換して、受信装置７にデータを送信する。
受信装置７は、受信したパラレルデータを多点サンプリ
ングしたサンプリングデータの中央ビットを正しいデー
タとして、シリアルデータに変換することにより実行す
る。また、当該サンプリングデータの０と１をカウント
して多数決判定を行い、多い方をシリアルデータに変換
することにより実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック同期した
シリアルデータをパラレルデータに変換してデータの送
受信を行うデータ伝送システムに関する。
シリアルデータをパラレルデータに変換してデータの送
受信を行うデータ伝送システムに関する。
【０００２】
【従来の技術】従来、クロックに同期させてデータの送
受信を行うデータ伝送システムにおいて、送信装置から
受信装置へのデータ及びクロックの伝送途中に、外部ノ
イズや伝送による波形ひずみによりデータ及びクロック
にジッタが生じ、伝送誤りビットが発生することがあっ
た。
受信を行うデータ伝送システムにおいて、送信装置から
受信装置へのデータ及びクロックの伝送途中に、外部ノ
イズや伝送による波形ひずみによりデータ及びクロック
にジッタが生じ、伝送誤りビットが発生することがあっ
た。
【０００３】この問題点に関する対応策として、実開平
５―２８１５２号公報に開示された従来技術がある。当
該従来技術に開示された送信装置は、送信データのサン
プリングクロックより速いクロックを送信クロックとし
て受信装置に送信する。受信装置は、このクロックを使
用して受信データのサンプリング（多点サンプリング）
を行い、当該サンプリングの結果によりデータの再生を
行うようにしたものである。
５―２８１５２号公報に開示された従来技術がある。当
該従来技術に開示された送信装置は、送信データのサン
プリングクロックより速いクロックを送信クロックとし
て受信装置に送信する。受信装置は、このクロックを使
用して受信データのサンプリング（多点サンプリング）
を行い、当該サンプリングの結果によりデータの再生を
行うようにしたものである。
【０００４】
【発明が解決しようとする課題】しかしながら、上記実
開平５―２８１５２号公報に開示された従来技術では、
シリアルデータの逓倍のクロックを送信クロックとして
送り、シリアルデータを多点サンプリングし、そのサン
プリング結果によりデータを再生しているため、シリア
ルデータの逓倍のクロックを必要とする。そのために、
ＥＭＩ（Electromagnetic Interference）特性にも悪影
響がある。
開平５―２８１５２号公報に開示された従来技術では、
シリアルデータの逓倍のクロックを送信クロックとして
送り、シリアルデータを多点サンプリングし、そのサン
プリング結果によりデータを再生しているため、シリア
ルデータの逓倍のクロックを必要とする。そのために、
ＥＭＩ（Electromagnetic Interference）特性にも悪影
響がある。
【０００５】本発明は、上記問題点に鑑みてなされたも
のであり、シリアルデータの逓倍のクロックに分周しな
くとも、多点サンプリングを可能とし、伝送誤りの発生
確率を低減することが可能なデータ伝送システムを提供
することを目的とする。
のであり、シリアルデータの逓倍のクロックに分周しな
くとも、多点サンプリングを可能とし、伝送誤りの発生
確率を低減することが可能なデータ伝送システムを提供
することを目的とする。
【０００６】また、多点サンプリングし、そのサンプリ
ング結果からデータを再生する際に、多点サンプリング
したデータの０と１をカウントし、多数決判定を行うこ
とによって、中央値をとるよりノイズに強くなり、伝送
誤りの発生確率を低減することが可能なデータ伝送シス
テムを提供することを目的とする。
ング結果からデータを再生する際に、多点サンプリング
したデータの０と１をカウントし、多数決判定を行うこ
とによって、中央値をとるよりノイズに強くなり、伝送
誤りの発生確率を低減することが可能なデータ伝送シス
テムを提供することを目的とする。
【０００７】
【課題を解決するための手段】かかる目的を達成するた
めに、請求項１記載の発明は、送信装置と受信装置とが
複数のデータ線とクロック線とにより接続されたデータ
伝送システムであって、送信装置は、クロックを生成す
るクロック生成手段と、該クロック生成手段により生成
されたクロックに同期して、シリアルデータをデータ線
の本数と同数のパラレルデータに変換するシリアル／パ
ラレル変換手段とを有し、受信装置は、クロック生成手
段により生成されクロック線を通じて受信したクロック
に同期して、シリアル／パラレル変換手段により変換さ
れ複数のデータ線を通じて受信したパラレルデータをサ
ンプリングするデータ判定手段と、クロック生成手段に
より生成されクロック線を通じて受信したクロックに同
期して、データ判定手段によりサンプリングされたパラ
レルデータをシリアルデータに変換するパラレル／シリ
アル変換手段とを有し、データ判定手段は、多点サンプ
リングを行い、該多点サンプリングを行ったサンプリン
グデータの中央ビットをパラレル／シリアル変換手段に
出力することを特徴としている。
めに、請求項１記載の発明は、送信装置と受信装置とが
複数のデータ線とクロック線とにより接続されたデータ
伝送システムであって、送信装置は、クロックを生成す
るクロック生成手段と、該クロック生成手段により生成
されたクロックに同期して、シリアルデータをデータ線
の本数と同数のパラレルデータに変換するシリアル／パ
ラレル変換手段とを有し、受信装置は、クロック生成手
段により生成されクロック線を通じて受信したクロック
に同期して、シリアル／パラレル変換手段により変換さ
れ複数のデータ線を通じて受信したパラレルデータをサ
ンプリングするデータ判定手段と、クロック生成手段に
より生成されクロック線を通じて受信したクロックに同
期して、データ判定手段によりサンプリングされたパラ
レルデータをシリアルデータに変換するパラレル／シリ
アル変換手段とを有し、データ判定手段は、多点サンプ
リングを行い、該多点サンプリングを行ったサンプリン
グデータの中央ビットをパラレル／シリアル変換手段に
出力することを特徴としている。
【０００８】請求項２記載の発明は、送信装置と受信装
置とが複数のデータ線とクロック線とにより接続された
データ伝送システムであって、送信装置は、クロックを
生成するクロック生成手段と、該クロック生成手段によ
り生成されたクロックに同期して、シリアルデータをデ
ータ線の本数と同数のパラレルデータに変換するシリア
ル／パラレル変換手段とを有し、受信装置は、クロック
生成手段により生成されクロック線を通じて受信したク
ロックに同期して、シリアル／パラレル変換手段により
変換され複数のデータ線を通じて受信したパラレルデー
タをサンプリングするデータ判定手段と、クロック生成
手段により生成されクロック線を通じて受信したクロッ
クに同期して、データ判定手段によりサンプリングされ
たパラレルデータをシリアルデータに変換するパラレル
／シリアル変換手段とを有し、データ判定手段は、多点
サンプリングを行い、該多点サンプリングを行ったサン
プリングデータの論理値をカウントし、該カウントした
論理値を多数決判定してデータを判定することを特徴と
している。
置とが複数のデータ線とクロック線とにより接続された
データ伝送システムであって、送信装置は、クロックを
生成するクロック生成手段と、該クロック生成手段によ
り生成されたクロックに同期して、シリアルデータをデ
ータ線の本数と同数のパラレルデータに変換するシリア
ル／パラレル変換手段とを有し、受信装置は、クロック
生成手段により生成されクロック線を通じて受信したク
ロックに同期して、シリアル／パラレル変換手段により
変換され複数のデータ線を通じて受信したパラレルデー
タをサンプリングするデータ判定手段と、クロック生成
手段により生成されクロック線を通じて受信したクロッ
クに同期して、データ判定手段によりサンプリングされ
たパラレルデータをシリアルデータに変換するパラレル
／シリアル変換手段とを有し、データ判定手段は、多点
サンプリングを行い、該多点サンプリングを行ったサン
プリングデータの論理値をカウントし、該カウントした
論理値を多数決判定してデータを判定することを特徴と
している。
【０００９】請求項３記載の発明は、請求項１または２
記載の発明において、送信装置は、シリアル／パラレル
変換手段に１ビットずつシリアルデータを出力する第１
のシフトレジスタをさらに有することを特徴としてい
る。
記載の発明において、送信装置は、シリアル／パラレル
変換手段に１ビットずつシリアルデータを出力する第１
のシフトレジスタをさらに有することを特徴としてい
る。
【００１０】請求項４記載の発明は、請求項１から３の
いずれか１項に記載の発明において、受信装置は、デー
タ線を通じて入力されたパラレルデータを、データ判定
手段に１ビットずつ出力するデータ線の本数と同数の第
２のシフトレジスタをさらに有することを特徴としてい
る。
いずれか１項に記載の発明において、受信装置は、デー
タ線を通じて入力されたパラレルデータを、データ判定
手段に１ビットずつ出力するデータ線の本数と同数の第
２のシフトレジスタをさらに有することを特徴としてい
る。
【００１１】請求項５記載の発明は、請求項３記載の発
明において、シリアル／パラレル変換手段は、データ線
の本数と同数の第１のゲートと、クロック生成手段によ
り生成されたクロックをカウントする第１のカウンタと
を有し、該第１のカウンタは、第１のシフトレジスタか
ら入力されたデータが入力される第１のゲートを指定す
ることを特徴としている。
明において、シリアル／パラレル変換手段は、データ線
の本数と同数の第１のゲートと、クロック生成手段によ
り生成されたクロックをカウントする第１のカウンタと
を有し、該第１のカウンタは、第１のシフトレジスタか
ら入力されたデータが入力される第１のゲートを指定す
ることを特徴としている。
【００１２】請求項６記載の発明は、請求項４記載の発
明において、パラレル／シリアル変換手段は、データ線
の本数と同数の第２のゲートと、クロック生成手段によ
り生成されクロック線を通じて入力されたクロックをカ
ウントする第２のカウンタとを有し、該第２のカウンタ
は、第２のシフトレジスタからパラレルデータを入力さ
れた第２のゲートからの出力順序を指定することを特徴
としている。
明において、パラレル／シリアル変換手段は、データ線
の本数と同数の第２のゲートと、クロック生成手段によ
り生成されクロック線を通じて入力されたクロックをカ
ウントする第２のカウンタとを有し、該第２のカウンタ
は、第２のシフトレジスタからパラレルデータを入力さ
れた第２のゲートからの出力順序を指定することを特徴
としている。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【００１４】図１は、送信装置１と受信装置７を複数の
データ線およびクロック線を介して接続したシステムブ
ロック図である。まず、送信装置１の構成について説明
する。送信装置１は、送信バッファ２、シフトレジスタ
３、ゲート４、クロック発生回路５及びカウンタ６によ
り構成される。
データ線およびクロック線を介して接続したシステムブ
ロック図である。まず、送信装置１の構成について説明
する。送信装置１は、送信バッファ２、シフトレジスタ
３、ゲート４、クロック発生回路５及びカウンタ６によ
り構成される。
【００１５】送信バッファ２は、送信データをシフトレ
ジスタ３に入力する前に、一時的に送信データを記憶す
るメモリである。主に、処理速度の違いを吸収するため
に用いられる。
ジスタ３に入力する前に、一時的に送信データを記憶す
るメモリである。主に、処理速度の違いを吸収するため
に用いられる。
【００１６】シフトレジスタ３は、クロック発生回路５
が生成したクロックａのタイミングで、１ビットずつ順
序を変更することなく桁送りすることにより、データを
ゲート４に送出する。
が生成したクロックａのタイミングで、１ビットずつ順
序を変更することなく桁送りすることにより、データを
ゲート４に送出する。
【００１７】ゲート４は、データ線の本数と同数分設置
され、各ゲートには、ラッチ回路が設けられる。シフト
レジスタ３から送出されたデータは、クロック発生回路
５が生成したクロックａのタイミングで、カウンタ６の
示す値のゲートに振り分けられる。
され、各ゲートには、ラッチ回路が設けられる。シフト
レジスタ３から送出されたデータは、クロック発生回路
５が生成したクロックａのタイミングで、カウンタ６の
示す値のゲートに振り分けられる。
【００１８】クロック発生回路５は、所定のタイミング
でクロックａを生成する。該生成したクロックａを送信
装置１のシフトレジスタ３及びカウンタ６に送出する。
また、クロック線を介して受信装置７のシフトレジスタ
８及びカウンタ１２にクロックａを同期信号として送出
する。
でクロックａを生成する。該生成したクロックａを送信
装置１のシフトレジスタ３及びカウンタ６に送出する。
また、クロック線を介して受信装置７のシフトレジスタ
８及びカウンタ１２にクロックａを同期信号として送出
する。
【００１９】カウンタ６は、データ線の本数まで、クロ
ック発生回路５が生成したクロックａをカウントし、そ
の数までカウントすると、また１からカウントを始める
という動作を繰り返す。例えば、データ線の本数が３本
の時は、１、２、３、１、２、３……とカウントする。
カウンタ６の示す値に対応したゲート４は、イネーブル
される。
ック発生回路５が生成したクロックａをカウントし、そ
の数までカウントすると、また１からカウントを始める
という動作を繰り返す。例えば、データ線の本数が３本
の時は、１、２、３、１、２、３……とカウントする。
カウンタ６の示す値に対応したゲート４は、イネーブル
される。
【００２０】次に、送信装置１の動作について説明す
る。送信バッファ２内のデータは、シフトレジスタ３へ
送られ、クロック発生回路５で生成されるクロックａに
同期して、ゲート４に送られる。ゲート４にはデータ線
の数のゲートがあるものとする。その時のクロックａと
データｂの関係は図２のようになる。カウンタ６は、ク
ロックａをデータ線の数だけカウントするカウンタで、
そのカウンタの値に対応するゲート４をイネーブルす
る。
る。送信バッファ２内のデータは、シフトレジスタ３へ
送られ、クロック発生回路５で生成されるクロックａに
同期して、ゲート４に送られる。ゲート４にはデータ線
の数のゲートがあるものとする。その時のクロックａと
データｂの関係は図２のようになる。カウンタ６は、ク
ロックａをデータ線の数だけカウントするカウンタで、
そのカウンタの値に対応するゲート４をイネーブルす
る。
【００２１】よって、ゲート４に送られたデータｂは、
クロックａに応じて複数のデータ線に振り分けられる。
振り分けられたデータは、各々のラッチ回路でラッチさ
れる。図２は、データｂと振り分けられた後の送信デー
タｃ１〜ｃｎの関係を示している。図２は、データ線の
数が３本の場合の例で説明しているので、ゲート及びラ
ッチ回路は３つである。ラッチ回路は、直近のデータを
保持し続けるという機能を有するので、カウンタ６から
のイネーブル信号が入力された時のデータを次のイネー
ブル信号が入力されるまで保持し続ける。イネーブル信
号は３クロックに１回入力されることから、図２のよう
な送信データｃ１、ｃ２、ｃ３となる。このような処理
により、シリアルデータは、パラレルデータに変換され
る。
クロックａに応じて複数のデータ線に振り分けられる。
振り分けられたデータは、各々のラッチ回路でラッチさ
れる。図２は、データｂと振り分けられた後の送信デー
タｃ１〜ｃｎの関係を示している。図２は、データ線の
数が３本の場合の例で説明しているので、ゲート及びラ
ッチ回路は３つである。ラッチ回路は、直近のデータを
保持し続けるという機能を有するので、カウンタ６から
のイネーブル信号が入力された時のデータを次のイネー
ブル信号が入力されるまで保持し続ける。イネーブル信
号は３クロックに１回入力されることから、図２のよう
な送信データｃ１、ｃ２、ｃ３となる。このような処理
により、シリアルデータは、パラレルデータに変換され
る。
【００２２】次に、受信装置７の構成について説明す
る。受信装置７は、シフトレジスタ８、データ判定回路
９、ゲート１０、受信バッファ１１及びカウンタ１２か
ら構成される。
る。受信装置７は、シフトレジスタ８、データ判定回路
９、ゲート１０、受信バッファ１１及びカウンタ１２か
ら構成される。
【００２３】シフトレジスタ８は、データ線の本数と対
応した数のレジスタを有し、各々のデータ線を介して送
信されてきたデータを対応するレジスタに順次格納す
る。格納したデータをクロック発生回路５から受信した
クロックｄに同期してデータ判定回路９に１ビットずつ
送出する。
応した数のレジスタを有し、各々のデータ線を介して送
信されてきたデータを対応するレジスタに順次格納す
る。格納したデータをクロック発生回路５から受信した
クロックｄに同期してデータ判定回路９に１ビットずつ
送出する。
【００２４】データ判定回路９は、データ線の本数と対
応した数の回路を有し、各回路は、１ラッチ期間のデー
タを多点サンプリングして、当該サンプリングにより抽
出したサンプリングデータの中央ビットを検出し、該検
出したデータをゲート１０に送出する。本実施の形態で
は、データ線が３本の例で説明しているので、１ラッチ
期間は３クロックである。データ判定回路９は、当該３
クロックの２クロック目のデータを正しいデータとして
採用している。
応した数の回路を有し、各回路は、１ラッチ期間のデー
タを多点サンプリングして、当該サンプリングにより抽
出したサンプリングデータの中央ビットを検出し、該検
出したデータをゲート１０に送出する。本実施の形態で
は、データ線が３本の例で説明しているので、１ラッチ
期間は３クロックである。データ判定回路９は、当該３
クロックの２クロック目のデータを正しいデータとして
採用している。
【００２５】ゲート１０は、データ線の本数と同数分配
置され、データ判定回路９から入力されたパラレルデー
タを、カウンタ１２からのイネーブル信号による制御に
より、シリアルデータに変換し、受信バッファ１１に出
力する。
置され、データ判定回路９から入力されたパラレルデー
タを、カウンタ１２からのイネーブル信号による制御に
より、シリアルデータに変換し、受信バッファ１１に出
力する。
【００２６】受信バッファ１１は、ゲート１０から出力
されたデータを一時記憶する。
されたデータを一時記憶する。
【００２７】カウンタ１２は、データ線の本数まで、送
信装置１のクロック発生回路５から受信したクロックｄ
をカウントし、その数までカウントすると、また１から
カウントを始めるという動作を繰り返す。例えば、デー
タ線の本数が３本の時は、１、２、３、１、２、３……
とカウントする。
信装置１のクロック発生回路５から受信したクロックｄ
をカウントし、その数までカウントすると、また１から
カウントを始めるという動作を繰り返す。例えば、デー
タ線の本数が３本の時は、１、２、３、１、２、３……
とカウントする。
【００２８】次に、受信装置７の動作について説明す
る。受信装置７において、シフトレジスタ８に入力され
た受信データｅ１〜ｅｎは、受信クロックｄに同期して
データ判定回路９においてサンプリングされ、図３のデ
ータｆ１〜ｆｎのように複数のビットに再生される。こ
こで、受信クロックｄおよび受信データｅ１〜ｅｎには
ジッタが含まれている。ジッタとは、デジタル波形に含
まれる時間的なノイズである。主に、クロック発生回路
５の不安定さが原因となる。ジッタが含まれていること
により、再生データｆ１〜ｆｎには誤りビットが生じ
る。
る。受信装置７において、シフトレジスタ８に入力され
た受信データｅ１〜ｅｎは、受信クロックｄに同期して
データ判定回路９においてサンプリングされ、図３のデ
ータｆ１〜ｆｎのように複数のビットに再生される。こ
こで、受信クロックｄおよび受信データｅ１〜ｅｎには
ジッタが含まれている。ジッタとは、デジタル波形に含
まれる時間的なノイズである。主に、クロック発生回路
５の不安定さが原因となる。ジッタが含まれていること
により、再生データｆ１〜ｆｎには誤りビットが生じ
る。
【００２９】ところで、ジッタにより誤りビットが生じ
るのは、再生データｆ１〜ｆｎの両端のビットがほとん
どであるため、データ判定回路９により複数ビットの再
生データの中央ビットを正しいデータと判定すると、ジ
ッタによる誤りビットの発生を防止することができる。
データ判定回路９は、当該中央ビットを正しいデータと
判定し、ゲート１０に出力する。
るのは、再生データｆ１〜ｆｎの両端のビットがほとん
どであるため、データ判定回路９により複数ビットの再
生データの中央ビットを正しいデータと判定すると、ジ
ッタによる誤りビットの発生を防止することができる。
データ判定回路９は、当該中央ビットを正しいデータと
判定し、ゲート１０に出力する。
【００３０】カウンタ１２は、カウンタ６と同様にクロ
ックをデータ線の数だけカウントするカウンタで、その
カウンタの値に対応するゲート１０をイネーブルする。
よって、ゲート１０に送られたデータは、クロックｄに
応じて順次、受信バッファ１１に出力される。以上の動
作により送信装置１と受信装置７とのデータ伝送が可能
となる。
ックをデータ線の数だけカウントするカウンタで、その
カウンタの値に対応するゲート１０をイネーブルする。
よって、ゲート１０に送られたデータは、クロックｄに
応じて順次、受信バッファ１１に出力される。以上の動
作により送信装置１と受信装置７とのデータ伝送が可能
となる。
【００３１】図３を例に具体的に説明すると、受信クロ
ックｄの１つ目のジッタは、受信データｅ１〜ｅ３の波
形の変化がない部分であるから、誤りビットは発生しな
い。受信クロックｄの２つ目のジッタは、同期をとるタ
イミングを早くしてしまっていることから、データ判定
回路９は、受信データｅ１が０となる前にデータを検出
してしまい、本来０となるべきデータを１と検出してし
まっている。
ックｄの１つ目のジッタは、受信データｅ１〜ｅ３の波
形の変化がない部分であるから、誤りビットは発生しな
い。受信クロックｄの２つ目のジッタは、同期をとるタ
イミングを早くしてしまっていることから、データ判定
回路９は、受信データｅ１が０となる前にデータを検出
してしまい、本来０となるべきデータを１と検出してし
まっている。
【００３２】受信データｅ１のジッタは、波形の変化を
早くしてしまっているが、データ検出には影響しない。
受信データｅ２のジッタは、波形の変化を遅くしてしま
い、その結果として誤りビットを発生させている。
早くしてしまっているが、データ検出には影響しない。
受信データｅ２のジッタは、波形の変化を遅くしてしま
い、その結果として誤りビットを発生させている。
【００３３】次に、第２の実施の形態について説明す
る。本実施の形態の構成及び動作は、基本的に第１の実
施の形態と同一である。異なる点は、データ判定回路９
において、多点サンプリングしたデータの中央ビットを
正しいデータとして判定する方法によらず、データ判定
回路９内にカウンタと多数決判定回路を設け、多点サン
プリングしたデータの０と１をカウントし、データ判定
回路９内の多数決判定回路において多数決判定を行う点
である。
る。本実施の形態の構成及び動作は、基本的に第１の実
施の形態と同一である。異なる点は、データ判定回路９
において、多点サンプリングしたデータの中央ビットを
正しいデータとして判定する方法によらず、データ判定
回路９内にカウンタと多数決判定回路を設け、多点サン
プリングしたデータの０と１をカウントし、データ判定
回路９内の多数決判定回路において多数決判定を行う点
である。
【００３４】図３を例に具体的に説明すると、受信デー
タｅ２のジッタが生じている部分の多点サンプリングデ
ータは、０が１つ、１が２つであり多数決判定回路によ
り１と判定される。データ線の本数をさらに増やせば、
多点サンプリングデータの判断ビットが増えることにな
り、さらに多数決判定の精度を上げることができる。
タｅ２のジッタが生じている部分の多点サンプリングデ
ータは、０が１つ、１が２つであり多数決判定回路によ
り１と判定される。データ線の本数をさらに増やせば、
多点サンプリングデータの判断ビットが増えることにな
り、さらに多数決判定の精度を上げることができる。
【００３５】
【発明の効果】以上の説明から明らかなように、本発明
のデータ伝送システムによれば、クロックに同期したシ
リアルデータを、送信する際にはパラレルデータに変換
し、受信する際にはシリアルデータに変換し直す伝送装
置において、パラレルデータを受信し、それぞれのデー
タを多点サンプリングして、サンプリングデータの中央
ビットを正しいデータとして判定するため、データ及び
クロックにジッタが生じても誤りのないデータ伝送が可
能となる。
のデータ伝送システムによれば、クロックに同期したシ
リアルデータを、送信する際にはパラレルデータに変換
し、受信する際にはシリアルデータに変換し直す伝送装
置において、パラレルデータを受信し、それぞれのデー
タを多点サンプリングして、サンプリングデータの中央
ビットを正しいデータとして判定するため、データ及び
クロックにジッタが生じても誤りのないデータ伝送が可
能となる。
【００３６】また、多点サンプリングするためのクロッ
クは、送信データと同じ周波数のクロックを送信クロッ
クとして送ればよいので、送信データの逓倍のクロック
を必要としない。そのため、ＥＭＩ特性を向上させるこ
とが可能となる。
クは、送信データと同じ周波数のクロックを送信クロッ
クとして送ればよいので、送信データの逓倍のクロック
を必要としない。そのため、ＥＭＩ特性を向上させるこ
とが可能となる。
【００３７】さらに、パラレルデータを受信し、それぞ
れのデータの多点サンプリングを行い、サンプリングデ
ータの０と１をカウントして多数決判定を行い、多い方
をシリアルデータに変換するため、中央値をとるよりデ
ータやクロックのジッタ及びノイズ等に強くなり、伝送
誤りの発生確率を低減することが可能となる。
れのデータの多点サンプリングを行い、サンプリングデ
ータの０と１をカウントして多数決判定を行い、多い方
をシリアルデータに変換するため、中央値をとるよりデ
ータやクロックのジッタ及びノイズ等に強くなり、伝送
誤りの発生確率を低減することが可能となる。
【図１】本発明におけるデータ伝送システムの全体構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明における送信クロックａ、シリアルデー
タｂ及びパラレルデータｃの波形を示したタイミングチ
ャートである。
タｂ及びパラレルデータｃの波形を示したタイミングチ
ャートである。
【図３】本発明における受信クロックｄ、受信データｃ
の波形を示したタイミングチャートである。
の波形を示したタイミングチャートである。
１ 送信装置 ２ 送信バッファ ３ シフトレジスタ ４ ゲート ５ クロック発生回路 ６ カウンタ ７ 受信装置 ８ シフトレジスタ ９ データ判定回路 １０ ゲート １１ 受信バッファ １２ カウンタ
Claims (6)
- 【請求項１】 送信装置と受信装置とが複数のデータ線
とクロック線とにより接続されたデータ伝送システムで
あって、 前記送信装置は、 クロックを生成するクロック生成手段と、 該クロック生成手段により生成されたクロックに同期し
て、シリアルデータを前記データ線と同数のパラレルデ
ータに変換するシリアル／パラレル変換手段とを有し、 前記受信装置は、 前記クロック生成手段により生成され前記クロック線を
通じて受信したクロックに同期して、前記シリアル／パ
ラレル変換手段により変換され前記複数のデータ線を通
じて受信したパラレルデータをサンプリングするデータ
判定手段と、 前記クロック生成手段により生成され前記クロック線を
通じて受信したクロックに同期して、前記データ判定手
段によりサンプリングされたパラレルデータをシリアル
データに変換するパラレル／シリアル変換手段とを有
し、 前記データ判定手段は、多点サンプリングを行い、該多
点サンプリングを行ったサンプリングデータの中央ビッ
トを前記パラレル／シリアル変換手段に出力することを
特徴とするデータ伝送システム。 - 【請求項２】 送信装置と受信装置とが複数のデータ線
とクロック線とにより接続されたデータ伝送システムで
あって、 前記送信装置は、 クロックを生成するクロック生成手段と、 該クロック生成手段により生成されたクロックに同期し
て、シリアルデータを前記データ線の本数と同数のパラ
レルデータに変換するシリアル／パラレル変換手段とを
有し、 前記受信装置は、 前記クロック生成手段により生成され前記クロック線を
通じて受信したクロックに同期して、前記シリアル／パ
ラレル変換手段により変換され前記複数のデータ線を通
じて受信したパラレルデータをサンプリングするデータ
判定手段と、 前記クロック生成手段により生成され前記クロック線を
通じて受信したクロックに同期して、前記データ判定手
段によりサンプリングされたパラレルデータをシリアル
データに変換するパラレル／シリアル変換手段とを有
し、 前記データ判定手段は、多点サンプリングを行い、該多
点サンプリングを行ったサンプリングデータの論理値を
カウントし、該カウントした論理値を多数決判定してデ
ータを判定することを特徴とするデータ伝送システム。 - 【請求項３】 前記送信装置は、 前記シリアル／パラレル変換手段に１ビットずつシリア
ルデータを出力する第１のシフトレジスタをさらに有す
ることを特徴とする請求項１または２記載のデータ伝送
システム。 - 【請求項４】 前記受信装置は、 前記データ線を通じて入力されたパラレルデータを、前
記データ判定手段に１ビットずつ出力する前記データ線
の本数と同数の第２のシフトレジスタをさらに有するこ
とを特徴とする請求項１から３のいずれか１項に記載の
データ伝送システム。 - 【請求項５】 前記シリアル／パラレル変換手段は、 前記データ線の本数と同数の第１のゲートと、 前記クロック生成手段により生成されたクロックをカウ
ントする第１のカウンタとを有し、 該第１のカウンタは、前記第１のシフトレジスタから入
力されたデータが入力される前記第１のゲートを指定す
ることを特徴とする請求項３記載のデータ伝送システ
ム。 - 【請求項６】 前記パラレル／シリアル変換手段は、 前記データ線の本数と同数の第２のゲートと、 前記クロック生成手段により生成され前記クロック線を
通じて入力されたクロックをカウントする第２のカウン
タとを有し、 該第２のカウンタは、前記第２のシフトレジスタからパ
ラレルデータを入力された前記第２のゲートからの出力
順序を指定することを特徴とする請求項４記載のデータ
伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35280799A JP2001168729A (ja) | 1999-12-13 | 1999-12-13 | データ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35280799A JP2001168729A (ja) | 1999-12-13 | 1999-12-13 | データ伝送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168729A true JP2001168729A (ja) | 2001-06-22 |
Family
ID=18426579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35280799A Pending JP2001168729A (ja) | 1999-12-13 | 1999-12-13 | データ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009512233A (ja) * | 2005-06-06 | 2009-03-19 | ルートロン エレクトロニクス カンパニー インコーポレイテッド | 照明及びモータ制御用システム |
-
1999
- 1999-12-13 JP JP35280799A patent/JP2001168729A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009512233A (ja) * | 2005-06-06 | 2009-03-19 | ルートロン エレクトロニクス カンパニー インコーポレイテッド | 照明及びモータ制御用システム |
| US8068014B2 (en) | 2005-06-06 | 2011-11-29 | Lutron Electronics Co., Inc. | System for control of lights and motors |
| US8471687B2 (en) | 2005-06-06 | 2013-06-25 | Lutron Electronics Co., Inc. | Method and apparatus for communicating message signals in a load control system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5412698A (en) | Adaptive data separator | |
| JP5896602B2 (ja) | 通信回路及びサンプリング調整方法 | |
| JPH11514765A (ja) | マスタ・クロックを用いて位相ずれした受信データ・ストリームを再同期させる方法およびシステム | |
| US7069481B2 (en) | Data recovery circuit for minimizing power consumption by non-integer times oversampling | |
| JPH0775343B2 (ja) | 同期検出回路及び方法 | |
| JP4917901B2 (ja) | 受信装置 | |
| EP3846380A1 (en) | Clock and data recovery circuit | |
| JP4336860B2 (ja) | シリアルインタフェース回路、及びシリアル受信器 | |
| JP2001168729A (ja) | データ伝送システム | |
| US8122334B2 (en) | Parity error detecting circuit and method | |
| JP5369524B2 (ja) | クロック・データ・リカバリ回路 | |
| US5510786A (en) | CMI encoder circuit | |
| JP3001414B2 (ja) | 符号誤り訂正装置 | |
| JP2005142615A (ja) | マンチェスタ符号データ受信装置 | |
| JP3137090B2 (ja) | エラー検出回路 | |
| JP3424600B2 (ja) | マンチェスタ符号受信装置 | |
| JP3115756B2 (ja) | デマルチプレクサ回路 | |
| JP2679607B2 (ja) | ポインタ処理回路 | |
| CN116049072A (zh) | 一种提高集成电路内置音频总线从机稳定性的装置及方法 | |
| JPH0537508A (ja) | 調歩信号のパルス幅歪補正回路 | |
| JPH09186680A (ja) | データラッチ回路 | |
| JP2000188591A (ja) | 受信データ誤り検出回路 | |
| KR20150060516A (ko) | 인덱싱된 ｉ/ｏ 심볼 통신 | |
| JPH04298133A (ja) | フレーム同期回路 | |
| JP2001127744A (ja) | 調歩同期式データ通信装置、及び調歩同期式データ通信方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041221 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051227 |