JPH01175035U - - Google Patents

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JPH01175035U
JPH01175035U JP7121288U JP7121288U JPH01175035U JP H01175035 U JPH01175035 U JP H01175035U JP 7121288 U JP7121288 U JP 7121288U JP 7121288 U JP7121288 U JP 7121288U JP H01175035 U JPH01175035 U JP H01175035U
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JP
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serial signal
bit length
predetermined bit
receiving circuit
transmitted
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JP7121288U
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JPH0623082Y2 (ja
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  • Detection And Prevention Of Errors In Transmission (AREA)
  • Dc Digital Transmission (AREA)

Description

【図面の簡単な説明】
第1図は本考案に係るシリアル信号の受信回路
を示す図、第2図はその動作波形図、第3図は従
来技術の動作波形図である。 1……シフトレジスタ、2……ビツトカウンタ
(クロツク計数手段)、6……ラツチ回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 所定間隔毎に伝送される所定ビツト長Nのシリ
    アル信号の受信回路であつて、前記所定ビツト長
    のシリアル信号の伝送期間よりも長く且つ次のシ
    リアル信号までの一定期間内に於けるクロツク数
    を計数するクロツク計数手段を設け、前記クロツ
    ク計数手段が前記一定期間内に前記シリアル信号
    の所定ビツト長に対応するN個のクロツクを計数
    したとき、伝送シリアル信号を取込む構成とした
    ことを特徴とするシリアル信号る受信回路。
JP7121288U 1988-05-30 1988-05-30 シリアル信号の受信回路 Expired - Lifetime JPH0623082Y2 (ja)

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JP7121288U JPH0623082Y2 (ja) 1988-05-30 1988-05-30 シリアル信号の受信回路

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JP7121288U JPH0623082Y2 (ja) 1988-05-30 1988-05-30 シリアル信号の受信回路

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Publication Number Publication Date
JPH01175035U true JPH01175035U (ja) 1989-12-13
JPH0623082Y2 JPH0623082Y2 (ja) 1994-06-15

Family

ID=31296422

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JP7121288U Expired - Lifetime JPH0623082Y2 (ja) 1988-05-30 1988-05-30 シリアル信号の受信回路

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Publication number Publication date
JPH0623082Y2 (ja) 1994-06-15

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