JPS6347625U - - Google Patents

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JPS6347625U
JPS6347625U JP14028986U JP14028986U JPS6347625U JP S6347625 U JPS6347625 U JP S6347625U JP 14028986 U JP14028986 U JP 14028986U JP 14028986 U JP14028986 U JP 14028986U JP S6347625 U JPS6347625 U JP S6347625U
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JP
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output
shift register
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JP14028986U
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【図面の簡単な説明】
第1図は本考案の実施例である回路図、第2図
は同実施例に係るタイムチヤート、第3図は従来
技術を示す回路図及びタイムチヤート、第4図は
従来技術を示す回路図である。 1―1〜1―N…F/F回路群、2…ORゲー
ト回路、3…カウンタ、4,5…F/F回路、6
…NANDゲート回路、7…エンコーダ、8…カ
ウンタ回路のリツプルキヤリー出力端子をF/F
回路群のクリアー端子へ接続する回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力パルス信号を記憶する双安定(F/F)回
    路群と、前記各F/F回路群の出力信号を論理和
    するゲート回路と、該ゲート回路の出力信号をシ
    フトするシフトレジスタ回路と、該シフトレジス
    タ回路におけるシフト前後の二信号を論理積する
    ゲート回路と、前記各F/F回路群の出力信号に
    基づきプリセツトデータ信号を作成するエンコー
    ダ回路と、前記のシフトレジスタ回路におけるシ
    フト前の信号、ゲート回路の論理積信号、エンコ
    ーダのプリセツトデータ信号によつて制御され、
    F/F回路群へリツプルキヤリー信号を出力する
    カウンタ回路とからなり、前記F/F回路群の出
    力信号から出力パルス信号を得ることを特徴とし
    たパルス幅変更回路。
JP14028986U 1986-09-12 1986-09-12 Pending JPS6347625U (ja)

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JP14028986U JPS6347625U (ja) 1986-09-12 1986-09-12

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JP14028986U JPS6347625U (ja) 1986-09-12 1986-09-12

Publications (1)

Publication Number Publication Date
JPS6347625U true JPS6347625U (ja) 1988-03-31

Family

ID=31046999

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14028986U Pending JPS6347625U (ja) 1986-09-12 1986-09-12

Country Status (1)

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JP (1) JPS6347625U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0365850U (ja) * 1989-10-31 1991-06-26

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0365850U (ja) * 1989-10-31 1991-06-26

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