JP2721917B2 - データ収集方法 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 ディジタル伝送回線の品質チェック、エラー監視のた
めのモニタ情報を収集する方法に関し、データの変化点
で安定してデータを読み取ることを目的とし、 データ収集方法として、ディジタル信号の性能監視の
ためのモニタ情報をチェツクするモニタ回路と、モニタ
回路でチェックしたエラーパルスをカウントするカウン
タ部と、カウンタ部からのカウント値をシフトするバッ
ファレジスタと、 バッファレジスタからのカウント値を処理する処理部
と、処理部からの所定時間タイマーの所定時間間隔の信
号と主信号に同期したクロック信号とによりシフトパル
スを発生するタイミング部と、タイミング部からのシフ
トパルスと主信号に同期したクロック信号とによりカウ
ンタ部にクリア信号を送出するクリアパルス発生部とを
備え、タイミング部からのシフトパルスによりバッファ
レジスタをシフトし、カウント値を処理部に送出すると
共に、カウンタ部にシフトパルスに同期したクリア信号
を送出し、カウンタ部をクリアするようにする。

〔産業上の利用分野〕

本発明はディジタル伝送回線の品質チェック、エラー
監視のためのモニタ情報を収集する方法に関する。

ディジタル伝送回線上のデータの品質チェックやエラ
ー監視のためのモニタ情報、即ちパフォーマンス情報に
は、コード誤り情報（CV）、バイポーラ誤り情報（BP
V）、パリティチェック結果情報（PTY）、１秒間内のエ
ラー数情報（ES）、１秒間内の特別エラー数情報（SE
S）等の情報があり、これらのパフォーマンス情報をパ
ラメータ毎に所定時間例えば約１秒間毎に監視して、デ
ータ内にエラー情報が何ビット起こったかどうかのチェ
ックを行って、伝送品質の向上を図っている。

このモニタ情報のエラーパルスをカウントしてパフォ
ーマンスモニタ情報としてCPUで処理し、カウント結果
により警報等を発生して保守者に通報するデータ収集方
法が従来からディジタル伝送回線に用いられている。

〔従来の技術〕

従来のパフォーマンスモニタ情報等のデータ読み出し
回路のブロック構成図を第４図に示す。

図に示すデータ読み出し回路はモニタ回路、カウン
タ、及びCPUより構成されている。

ディジタル信号回線からのモニタ情報中の１種類、例
えばコード誤り情報をそれに対応するモニタ回路に引込
み、モニタ回路でモニタされた情報が誤っているかどう
かをチェックし、情報が誤っていた場合主信号と同期し
たタイミングでエラーパルスをカウンタへ出力しカウン
タではエラーパルスの数をカウントする。

このカウント結果がパフォーマンスモニタ情報とな
る。

パフォーマンスモニタ情報はCPUにより１表周期で読
み取られた後、直ぐにCPUからカウンタをクリアするた
めのクリア信号が出力される。

しかしエラーパルスをCPUにより読み出すタイミング
はエラーパルスが主信号と同期しており、読み出しタイ
ミングはCPUを動作させているクロックに同期している
ため非同期となる。

このためカウンタの出力データ（パフォーマンス情
報）の変化点でデータを読み取る可能性があった。

またパフォーマンスモニタ情報は１秒間モニタした結
果をパフォーマンスモニタ情報として累積していくた
め、複数の主信号をモニタするような場合、各主信号毎
の１秒間のタイマの管理が難しかった。

〔発明が解決しようとする課題〕

カウンタへ出力されるエラーパルスとCPUより読み出
されるパフォーマンスモニタ情報は非同期であるため、
カウンタの出力データの変化点でCPUがデータを読み取
ってしまう可能性があり、その場合にはデータの正確性
に欠けるという問題点があった。

またパフォーマンスモニタ情報は１秒間の監視時間単
位中に発生したエラー等の各パラメータの累積データを
基本にするため１秒のタイマは非常に重要であるが、モ
ニタする主信号が複数あった場合、従来の方法だと各主
信号毎の所定時間例えば１秒のタイマ管理が難しかっ
た。

本発明ではカウンタとCPUとの間にバッファレジスタ
を設けてデータの読み取りを正確にし、またCPUからの
所定時間タイマ例えば１秒タイマの１秒間隔の信号と主
信号に同期したクロックとによりタイミングを合わせて
タイマ管理を行うことを目的とする。

〔課題を解決するための手段〕

上記目的は本発明により第１図の原理構成図に示す如
く、 ディジタル信号の性能監視のためのモニタ情報をチェ
ツクするモニタ回路（１）と、 モニタ回路（１）でチェックしたエラーパルスをカウ
ントするカウンタ部（２）と、 カウンタ部（２）からのカウント値をシフトするバッ
ファレジスタ（４）と、 バッファレジスタ（４）からのカウント値を処理する
処理部（３）と、 処理部（３）からの所定時間タイマーの所定時間間隔
の信号と主信号に同期したクロック信号とによりシフト
パルスを発生するタイミング部（５）と、 タイミング部（５）からのシフトパルスと主信号に同
期したクロック信号とによりカウンタ部（２）にクリア
信号を送出するクリアパルス発生部（６）とを備え、 タイミング部（５）からのシフトパルスによりバッフ
ァレジスタ（４）をシフトし、カウント値を処理部
（３）に送出すると共に、カウンタ部（２）にシフトパ
ルスに同期したクリア信号を送出し、カウンタ部（２）
をクリアすることを特徴とするデータ収集方法によって
達成される。

〔作用〕

本発明の原理を説明するためのタイミングチャートを
第２図に示す。

図において、はタイミング部５からバッファレジス
タ４に送出されるシフトパルス、はクリアパルス発生
部からカウンタ部２に送出されるクリア信号、はバッ
ファレジスタ４より処理部３に送出されるシフトデータ
を示す。

処理部３からの１秒タイマがタイミング部５に挿入
されると、タイミング部５からの数μｓのパルスが１秒
タイマの始めと終りに送出される。

この信号の立ち下がりによりバッファレジスタ４をシ
フトして、バッファレジスタ４に入力されているカウン
タ部２からのパフォーマンス情報をシフトしてカウント
値を固定する。

クリアパルス発生部６ではこのシフトパルスを受
け、主信号と同期したクロック信号によりクリアパルス
をカウンタ部２に送出して、カウンタ部２のカウント値
をクリアして０にする。

バッファレジスタ４でシフトされたカウンタ情報
は、タイミング部５からの立ち上がり信号から立ち下が
り信号までの（１秒−数μｓ）の期間のカウント値が処
理部３でパフォーマンス情報として読み取られる。

〔実施例〕

本発明の実施例のブロック構成図を第３図に示す。

図において11は主信号からのモニタ情報例えばコード
誤り情報に対応したモニタ回路、12はカウンタ部、13は
CPU、14はバッファレジスタ、15はタイミング部、16は
クリアパルス発生部を示す。

カウンタ部12、バッファレジスタ14はそれぞれ複数の
フリップフロップ回路からなる。

カウンタ部12はモニタ回路11からのエラーパルスをCL
K端子に入力し、Ｑ端子からのカウント出力をバッファ
レジスタ14のＤ端子に入力し、クリアパルス発生部16か
らのクリア信号をCLK端子に入力する。

バッファレジスタ14はCLK端子にタイミング部からの
シフトパルスを受けて、Ｑ端子からのシフトされたパフ
ォーマンス情報データをCPU13に送出する。

タイミング部15はCPU13からの所定時間タイマ、例え
ば１秒タイマの１秒間隔の信号をＤ端子に入力し、CLK
端子に主信号と同期したクロック信号を入力して、Ｑ端
子からシフトパルスをバッファレジスタ14とクリアパル
ス発生部16に送出する。

クリアパルス発生部16は主信号に同期したクロック信
号とタイミング部15からのシフトパルスのアンドを取り
クリア信号をカウンタ部12に送出する。

モニタ回路11からのモニタされたエラーパルスはパラ
メータ毎に分離されてカウンタ部12のフリップフロップ
に入力され、それぞれの出力はバッファレジスタ14に入
力され、各々同一タイミングのシフトパルスによりシフ
トされて、パラメータ毎に分離されたカウント値のパフ
ォーマンス情報データをCPU13で読み取ることができ
る。

各パラメータ毎のカウント値は同一のクリア信号でク
リアされた後、カウントを開始しているので、主信号に
同期したクロック信号でカウントすることができる。

上記回路により同一シフトパルスによりカウント値を
シフトし、同一のクリアパルスによりカウンタをクリア
することができる。

またバッファレジスタ14にパフォーマンスモニタ情報
がシフトされた後、タイミング部15により作られたシフ
トパルスをもとにクリアパルス発生部16において、カウ
ンタ部12をクリアするためのクリアパルスを作成し、こ
のパルスによりカウンタをクリアする。

CPU13がデータを読み取る期間は約１秒の間にデータ
を収集するばよいことになる。

〔発明の効果〕

以上説明したように、複数の信号に対してモニタを行
った場合でも充分にCPU等がデータを読み取る時間を取
ることができるため、１つのタイマを管理するだけで多
くのデータを扱えるようになり、またCPU等がタイマを
出力している以外の期間はCPUが読み取るデータは変化
しないため常に安定したデータを読み取ることが可能と
なる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明のタイミ
ングチャート原理図、第３図は実施例のブロック構成
図、第４図は従来例のブロック構成図を示す。 図において、1,11はモニタ回路、2,12はカウンタ部、3,
13は処理部（CPU）、4,14はバッファレジスタ、5,15は
タイミング部、6,16はクリアパルス発生部を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ディジタル信号の性能監視のためのモニタ
   情報をチェツクするモニタ回路（１）と、 モニタ回路（１）でチェックしたエラーパルスをカウン
   トするカウンタ部（２）と、 カウンタ部（２）からのカウント値をシフトするバッフ
   ァレジスタ（４）と、 バッファレジスタ（４）からのカウント値を処理する処
   理部（３）と、 処理部（３）からの所定時間タイマーの所定時間間隔の
   信号と主信号に同期したクロック信号とによりシフトパ
   ルスを発生するタイミング部（５）と、 タイミング部（５）からのシフトパルスと主信号に同期
   したクロック信号とによりカウンタ部（２）にクリア信
   号を送出するクリアパルス発生部（６）とを備え、 タイミング部（５）からのシフトパルスによりバッファ
   レジスタ（４）をシフトし、カウント値を処理部（３）
   に送出すると共に、カウンタ部（２）にシフトパルスに
   同期したクリア信号を送出し、カウンタ部（２）をクリ
   アすることを特徴とするデータ収集方法。