JPH03267833A - クロック断検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ 上位装置から供給されるクロックを受信して駆動される
装置におけるクロック断検出回路に関し。

アナログ素子を使用せずディジタル回路により実現でき
るクロック断検出回路及び特定周波数のクロック断を正
も育に検出することができる回路を提供することを目的
とし 検出クロックを入力として分周出力を発生するカウンタ
と、装置の内部クロックを入力としてカウントを行うと
共に前記カウンタの出力をクリア信号として入力する監
視カウンタとを備え、監視カウンタは、所定数のカウン
トに達する前にクリア信号が入力されないと所定数のカ
ウント出力をクロック断検出信号として出力するよう構
成する。

［産業上の利用分野］ 本発明は上位装置から供給されるクロックを受信して駆
動される装置におけるクロック断検出回路に関する。

交換機や情報処理装置等において、１つの上位装置に対
して下位の複数の装置が設けられたデータをバス等の伝
送路を介して送受する場合、クロック信号を上位装置か
ら各下位装置に供給することにより相互の同期が取られ
ている。

このようなシステムでは、下位装置で常時上位から入力
するクロックを検出して動作するので。

各種の事情でクロックが断になると、下位装置が正常な
動作を行うことができなくなる。そのためクロック断が
発生すると直ちに検出して対処することが望まれている
。

［従来の技術］ 第５図は従来例の説明図である。

従来のシステム構成は第５図Ａ、に示すように上位装置
５０には発振回路５１を備え、その発振出力であるクロ
ック信号は他の信号線と共にハス５２を介して各子装置
のインクフェース（ＩＦで表示）５３に供給され、クロ
ック信号の検出動作が行われ検出クロック信号はそれぞ
れの子装置５４に入力する。子装置５４ではこの検出ク
ロック信号に同期した内部クロック信号を発生ずる。

この子装置５４にはクロック断検出回路５５が設けられ
ており、その回路の従来の構成例を第５図Ｂ、に、その
動作波形を第５図Ｃ９に示す。

Ｂ、において、５Ｇは内部にリトリガブル単安定マルチ
バイブレークが組み込まれた集積回路（Ｉｃ）であり、
但し時定数素子であるコンデンサＣと抵抗Ｒは図に示す
ように外付けとなっている。

このクロック断検出回路は、第５図Ｃ１に示すように検
出クロックをトリガとして、容量Ｃと抵抗Ｒによって決
まる時定数の幅を持つ基本出力パルスが出力される。こ
の基本出力パルスが立ち下がる前に次の検出クロックに
より再トリガされて出力を伸ばす原理で動作する。この
ように検出クロックが次々と入力されてトリガされると
、出力パルスは継続して固定レベルの信号となる。もし
検出クロックが入力されない（クロック断が発生する）
と、単安定マルチバイブレータの出力が立ち下がり、そ
の立ち下がりをクロック断検出信号として取り出して障
害表示信号として各部に供給される。

［発明が解決しようとするｉ！ｌ！題］上記した従来例
の構成によれば５時定数を決める容量Ｃと抵抗Ｒの値を
予め検出クロックの周波数に応して設定しなければなら
ないのでアナログ回路を用いざるを得す、ディジタル化
して小型化できないという問題があった。

また、上位装置からのクロックを取り込むインタフェー
スでは、通常レシーバが用いられるが。

レシーバが発振した場合（通常１発振する時はそのレシ
ーバの近くのクロ・７り等に類偵した周波数で発振する
）１発振周波数との差が小さいので発振したことを検出
することは不可能であるという問題があった。この発振
を防止するには　バンドパスフィルタを使用すればよい
が、特定周波数のクロック断を検出することは困難であ
り、そのようなフィルタを追加することにより製造コス
トが増大するという問題があった。

本発明はアナログ素子を使用せずディジタル回路により
実現できるクロック断検出回路及び特定周波数のクロッ
ク断を正確に検出することができる回路を提供すること
を目的とする。

［課題を解決するための手段］ 第１図は本発明の第１の原理構成図、第２図は本発明の
第２の原理構成図である。

第１図において、１０は検出クロックを入力するカウン
タ、１１は監視カウンタを表し、第２図において１２は
検出クロックを入力するカウンタ１３は設定タイミング
回路、１４はカウント値格納回路、１５は設定回路、１
６は一致検出回路を表す。

本発明の第１の構成は、検出クロックをカウントして分
周出力が発生すると、その出力により成る速度の内部ク
ロック信号を計数する監視カウンタをリセットし、クロ
ック断の場合はリセットされないためオーバーフローし
てエラーを表示するものであり、第２の構成は検出クロ
ックをカウントして一定の決められたタイミングでカウ
ント値を抽出して、そのカウント値が予め検出クロック
に対して設定された値と比較することによりクロック断
およびクロックの障害を表示するものであ「作用］ 上位装置から供給される検出対象のクロック（検出クロ
ックという）はカウンタ１０に入力して所定のカウント
値に達する（分周する）と出力を発生して監視カウンタ
１１のクリア端子に入ノｊしてカウント値をクリアする
。監視カウンタ１１は当該装置内で発生する内部クロッ
ク（予め決められた周波数）を入力してカウントを行う
。この監視カウンタ１１は予め決められた数値になると
オーバフロー出力を発生するが、オーバフローとなる数
値（時間）は、検出クロックが所定の個数発生する時間
より長くなるよう設定されている。

従って、カウンタｌＯにより所定数をカウントする毎に
正確に出力が発生すると、監視カウンタＩｆはオーバフ
ローの数値に達する前にクリアされて　またＯからカウ
ントを開始する。

ところが、検出クロックが断になると、カウンタ１０か
ら出力が発生せず、監視カウンタ１１のカウント値がオ
ーバフローして出力が発生する。

この出力はクロック断検出の表示信号として使用される
。

次に第２図に示す第２の原理構成の作用を説明する。こ
の第２の原理構成は、上記第１の原理構成では、上位装
置からのクロックを受信するレシーバが近似周波数で発
振した場合のクロック断を検出することができないとい
う欠点を改善したものである。

検出クロックはカウンタ１２においてカウントを行う、
一方、設定タイミングカウンタは、内部クロックをカウ
ントして、所定の時間に対応するカウント値に達すると
、前記カウンタ１２の出力をカウント値格納回路１４に
セットする出力を発生すると共にカウンタ１２をリセッ
トする信号を発生する。

これにより設定タイミング回路１３により決められた時
間に対応する検出クロックのカウント値がカウント値格
納回路１４に得られる。このカウント値格納回路１４の
値は一致検出回路１６に供給される。一方、検出クロッ
クの周波数の信号が。

設定タイミング回路１３により規定された時間幅に発生
するクロック数は求められるので、その数値が設定回路
１５に設定されている。

一致検出回路１６は設定タイミング回路１３からカウン
ト値格納回路１４にカラン日直が格納される毎にその値
と設定回路１５の値の一致を判別して、一致が得られる
と何も出力を発生しないが不一致であるとエラー信号を
出力する。

このエラー信号は１特定周波数のクロック断の検出信号
となり、検出クロックに近似する周波数で発振した信号
が混入した場合にも正確に検出クロックの断を検出する
ことができる。さらにこのエラー信号はクロックの周波
数が規定の周波数と異なることを検出した時のクロック
異常を表す信号として利用することができる。

［実施例１ 第３図は実施例１の説明図、第４図は実施例２の説明図
である。

第３図のＡ、に実施例１の構成、　　Ｂ、Ｃ，に各回路
の動作波形図が示されている。

第３図のＡ、は本発明の第１の原理構成（第１図参照）
に対応する実施例１の構成であり１図の２０は２進カウ
ンタが２段設けられた４進のカウンタ、２１はカウンタ
２１の出力を所定長のパルスに変換する微分回路、２２
は内部クロックをカウントして、微分回路からの出力を
ロード端子（ＬＤ）に入力して、イネーブル端子（Ｅ）
がローレベル（“０°°）の時にデータ入力端子（Ｄ）
の固定入力“０“′がロードされる８進の監視カウンタ
である。

監視カウンタ２２は０から７までをカウントし７に達す
るとキャリーオーバー（ＣＯ）の出力端子の出力から“
ｌ゛出力発生してエラー（ＥＲＲ）信号として使用され
る。

実施例１の動作を各回路の動作波形図Ｂ、　　Ｃ。

を参照しながら説明する。

カウンタ２０は検出クロックがＢ、のイのように入力す
ると内部の２段のバイナリ−カウント回路（図示せず）
の１段目と２段目からＢ、のロバに示すようにそれぞれ
１／２分周、１／４分周の出力を発生して、１／４分周
の出力を微分回路２１に出力すると、微分回路ではｌ／
４分周の出力とその遅延出力（Ｂ、の二に示す）に基づ
いてＢ、のホに示すような出力を発生ずる（内部クロッ
クは同期入力）。

この微分回路２１の出力は検出クロックが４個入力する
毎に発生し、その出力は監視カウンタ２２のＬＤ端子に
供給される。

監視カウンタ２２は、検出クロックの周波数のほぼ倍の
周波数の装置内で発生ずるＣ９に示ずような内部クロッ
クをカウント入力として、監視カウンタ内の３段のバイ
ナリ−カウンタによりＯ〜７のカウントを行い、各段の
出力ＱＯ，Ｑｌ、Ｑ２の波形は第３図０６　に示されて
いる。

正常に検出クロックが発生していると、内部クロックを
計数する監視カウンタ２２がキャリーオーバーＣｏ　（
ＱＯ〜Ｑ２が全て“ｌ”となる数値”°７“になると発
生）を発生する前に、カウンタ２０の出力が発生して微
分回路２１の出力（Ｂ。

の二）が監視カウンタ２２のＬＤ端子に供給されデータ
入力端子りの信号°“０゛の入力が監視カウンタ２２の
内部にロードされて５内部の状態を°“０゛にする（リ
セットする）。

もし、検出クロックが断になると、微分回路２１からの
出力が所定時間（内部クロンクが８個発生する時間）内
に発生せず、監視カウンタ２２のカウント値が′７゛に
達して端子ＣＯから°゛ｌ゛′ｌ゛′出力て第３図Ｃ１
に示ずようにエラー（ＥＲＲ）信号として出力される。

次に本発明の第２の原理構成（第２図参照）に対応する
実施例２の構成を第４図により説明する。

第４図Ａ、において、４０は検出クロックを入力とする
カウンタ（ＣＮＴ））、４１はう・ンチタイミング回路
（Ｌａｔｃｈ　Ｔｉｓ＋ｉｎｇ）　＋　　４２はラッチ
回路（Ｌａｔｃｈ）　、　　４３は初期設定値の入力を
２進数値に変換する初期設定変換部、４４は比較部（Ｃ
ＯＭＰ）である。

Ａ、に示ず実施例２の構成をＢ、に示す動作波形図を用
いて説明する。

Ｂ、のイに示す検出クロックはカウンタ４０に入力して
カウントされる。カウンタ４０は、バイナリの段数が８
〜１２段（ピッ］・）程度の比較的大容量のカウンタを
用い高速のクロックに対応可能に構成される。第４図Ｂ
、の口〜二はカウンタ４０が１２段の場合の各段の出力
ＱＯ−Ｑｌｌの波形を示す。

ランチタイミング回路４１は内部クロンクをカウントし
て一定の時間毎にフレームパルス４１０（Ｂ、のへに示
す）を発生して、ラッチ回路４２に供給してカウンタ４
０のその時点でのカウント値をラッチ回路にラッチする
。ランチタイミング回路４１はこのフレームパルスの直
後にリセット信号４１１（Ｂ、のホに示す）をカウンタ
４０に出力してカウンタ４０をリセットする。

ラッチ回路４２にランチされたカウント値は比較部４４
の一方の入力Ａに供給される。他方の入力Ｂには予め計
算により求めた初期設定値が初期設定変換部４３におい
て２進数に変換されて入力されている。

初期設定値は、検出クロックの周波数が予め分かってい
るのでランチタイミング回路４１の時間に対応したクロ
ックパルスを求めた値となる。

比較部４４では２入力Ａ、　　Ｂを比較して、Ａ＝Ｂの
関係を満たす場合のみ正常クロックとみなし。

それ以外の時は異常クロックとみなしてエラー信号を出
力する。これにより、近似周波数で発振（レシーバ等に
より発振）した出力に対しても異常クロックとして検出
できる。

第４図の実施例２のクロック断検出回路を用いると、特
定周波数のクロックの検出率（周波数変動率）はラッチ
タイミングとカウンタの出力結果の関係に依存する。そ
して、検出クロックの周波数ヲ３２．７６８Ｍ　Ｈｚと
して、フレームパルスの周波数を８　Ｋ　Ｈｚとして、
１ビット幅（３０，５１８ｍ　ｓ　）の許容範囲とする
と （１２５Ｘｌ０−’／（１２５×ＩＯ−’＋３０．５１
８　Ｘｌ０−９）ｘｌＯＯ＝９９．９７５％ この実施例２の構成によれば、バンドパスフィルタを使
用せずに特定周波数のみが検出可能となり、比較部の初
期設定値を変更するだけで検出クロックの周波数を変更
できる。

［発明の効果］ 本発明によればディジタル回路の構成だけでクロック断
の検出ができるのでカスタムＬＳＩ等により必要な装置
に組み込むことができる。

また、検出クロック受信部における発振による疑似クロ
ックの検出が可能となる。

【図面の簡単な説明】

第１図は本発明の第１の原理構成図、第２図は本発明の
第２の原理構成図、第３図は実施例】の説明図５第４図
は実施例２の説明図、第５図は従来例の説明図である。 第１図及び第２図中 １０１２：カウンタ １１：監視カウンタ １３：設定タイミング回路 １４：カウント値格納回路 １５：設定回路 １６：一致検出回路

Claims (2)

【特許請求の範囲】
1. （１）上位装置から供給されるクロックを受信して駆動
   される装置におけるクロック断検出回路において、 検出クロックを入力として分周出力を発生するカウンタ
   （１０）と、 装置の内部クロックを入力としてカウントを行うと共に
   前記カウンタの出力をクリア信号として入力する監視カ
   ウンタ（１１）とを備え、 監視カウンタは、所定数のカウントに達する前にクリア
   信号が入力されないと所定数のカウント出力をクロック
   断検出信号として出力することを特徴とするクロック断
   検出回路。
2. （２）上位装置から供給されるクロックを受信して駆動
   される装置におけるクロック断検出回路において、 検出クロックを入力とするカウンタ（１２）と、装置の
   内部クロックを入力として所定のタイミング出力を発生
   して前記カウンタをリセットする設定タイミング回路（
   １３）と、 設定タイミング回路の出力により前記カウンタの値が格
   納されるカウント値格納回路（１４）と、前記カウント
   値格納回路の出力と設定回路（１５）の値が一致するか
   否かを判定する一致検出回路（１６）とを備え、 前記一致検出回路で一致を検出しないとクロック断信号
   として出力することを特徴とするクロック断検出回路。