DE3788804T2

DE3788804T2 - Dateneingangsschaltung mit digitalem phasenregelkreis.

Info

Publication number: DE3788804T2
Application number: DE87905043T
Authority: DE
Inventors: Glenn Keller
Original assignee: Commodore Amiga Inc
Current assignee: Escom AG Ik 44867 Bochum De
Priority date: 1986-07-18
Filing date: 1987-07-14
Publication date: 1994-04-28
Anticipated expiration: 2007-07-15
Also published as: KR880701910A; JPH01503342A; WO1988000733A1; IL83202A; IN168920B; NO180698C; NO180698B; KR950012077B1; IN167723B; AU7759787A; ZA875209B; US4780844A; EP0316340A4; NO881209L; EP0316340B1; CA1283479C; EP0316340A1; DE3788804D1; NO881209D0; AU593678B2

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung, die benutzt werden, um Datenimpulse, die von Speichermedien wie Speicherdisketten übertragen werden, trotz der Anwesenheit von Frequenzfehlern und Phasenfehlern während des Lesens der Daten genau zu lesen. Die vorliegende Erfindung kann als Schnittstelle zur Verbindung eines Diskettenantrieb-Teilsystems mit einem Host-Computersystem arbeiten. Die Erfindung betrifft weiter digitale Schaltungen mit phasenstarren Schleifen, die als Schnitt stellen von Disketten-Speichermedien mit Personalcomputern benutzt werden können.
Ein Verfahren und eine Vorrichtung, wie sie in den Oberbegriffen der Ansprüche 1 bzw. 5 angezeigt sind, sind beschrieben in US-A-4 357 707. Bei diesem Stand der Technik wird die Phaseneinstellung dadurch geschaffen, daß eine Nennzahl von acht Phasentaktsignalen in einem bestimmten Fenster wiederholt oder welche davon beseitigt werden oder ihre Dauer verlängert wird. Es geschieht jedoch keine wirkliche Frequenzeinstellung, da die Nennzahl der Impulse in dem und jedem darauffolgenden Fenster die gleiche wie zuvor bleibt. Bei diesem Stand der Technik, einem digitalen phasenstarren Schleifensystem, wird die Dauer eines Synchron-Signals bezüglich eines kodierten Bitstroms verändert in Übereinstimmung mit einer Bitpositions- Historien-Information. Es sind Mittel beschrieben zum Einstellen der Dauer eines Bitzeitfensters, wobei die Einstellungen variabel sind und von der Position eines gegenwärtigen Bits bezüglich seines entsprechenden Bitfensters und eines vorhergehenden Bits bezüglich seines entsprechenden Bitfensters abhängen. Es sind auch Mittel vorgesehen für eine unabhängige Fenstereinstellung, die benutzt wird zum Ausgleich von Drehzahl-Veränderungen des Diskettenantriebs. Die Initialisierungszeit für das nächste Bitfenster wird durch Änderung der Anzahl von Phasentaktzyklen in einem Bitfenster und/oder der Dauer eines Phasentaktzyklus innerhalb eines Bitfensters verändert.
Digitalcomputer übertragen Information in Form von Digital impulsen zu und von einem Quellenspeicher, zu dem der Host-Computer (Verarbeitungsrechner) Zugriff hat, ob nun der Speicher innerhalb des Systems (lokaler Speicher) oder an einem fernliegenden Ort gelegen ist. Beim Bearbeiten der Daten ist es notwendig, die Zeitgabe dieser Impulse so zu bestimmen und zu steuern, daß die verschiedenen in dem Host-System auftretenden Logikfunktionen mit der Übertragung von Digitalimpulsen synchronisiert werden können, welche innerhalb des Quellenspeichers enthaltene Digitaldaten darstellen.
Information die Programmbefehle wie auch andere Daten einschließt, wird typischerweise in einem Quellenspeicher an einem Magnetmedium gespeichert und jedes digitale Datenbit erscheint typischerweise als ein magnetischer Übergangsbereich (Bereich der Änderung magnetischer Eigenschaften) an der Oberfläche des Mediums. Damit der Host-Computer zu solchen Daten Zugriff bekommt, ist es wichtig, daß die Datenbits genau an dem magnetischen Medium positioniert sind und es möglich ist, sie genau davon abzulesen. Mit dem Anwachsen des Marktes für Personal- Computer hat die Verwendung eines bestimmten Typs von Magnetspeichergeräten, der Disketten, in hohem Maße zugenommen. Weiter wurde, da die Personal-Computer in Hinblick auf größere Speicherkapazität und -Geschwindigkeit weiterentwickelt wurden, die Speicherkapazität der bei diesen Computern eingesetzten Disketten erhöht durch Erhöhen der Dichte der auf der Diskette aufgezeichneten Digitaldaten.
Die Verwendung von Disketten als Speichermedium bringt jedoch bestimmte Probleme mit sich, insbesondere für die Disketten-Antriebssysteme, die bei Host-Computersystemen eingesetzt werden, die bei Märkten für kostengünstige Personalcomputer und kommerzielle Textsysteme erhältlich sind. Obwohl es ein Auslegungskriterium der Hersteller von Disketten-Antrieben ist, die Drehzahl der Diskette genau zu steuern, um eine fest liegende Disketten-Umlaufzeit zu erreichen und dadurch eine vorbestimmte Frequenz aufrecht zu erhalten, mit der man Daten von der Diskette ablesen kann, ist die Frequenzdrift während Datenübertragungen infolge von Unzuverlässigkeit der Motorantriebs-Drehzahl ein Problem. Dadurch ergibt sich ein Frequenzfehler und der kann ein unkorrektes Ablesen der Daten von der Diskette verursachen. Ein anderes Problem ist die Wanderung von magnetischen Übergangsbereichen und damit der Datenbits an dem Speichermedium infolge von den der Magnetdiskette eigenen Kenndaten. Das ergibt einen Phasenfehler während der Datenübertragung und kann auch unkorrekte Datenablesungen ergeben. Diese Fehlerquellen sind bei jedem Diskettenantriebssystem in einem gewissen Ausmaß vorhanden und werden durch die erfindungsgemäße Schaltung angesprochen.
Es ist das Ziel der Erfindung, ein Verfahren und eine Vorrichtung zur Verwendung in einer Dateneingangs-Schaltung für ein Host-Computersystem zu schaffen, das Zugriff zu einem Quellenspeicher wie einer Diskette besitzt, um von einem Diskettenantrieb erhaltene Datenimpulse zum Ausgleich von Phasenfehlern und/oder Frequenzfehlern beim Ablesen der Daten zu bearbeiten.
Dieses Ziel wird gelöst durch die in den kennzeichnenden Teilen der Ansprüche 1 bzw. 5 beanspruchten Merkmale.
Weitere Fortentwicklungen der Erfindung sind in den Unteransprüchen 2 bis 4 bzw. 6 bis 15 beansprucht.
Die Eingangsschaltung bearbeitete jeden erhaltenen Datenimpuls, um zu bestimmen, ob ein Phasenfehler vorhanden ist, d. h. ob die Datenimpulse sich gegen ihre erwarteten Eintrittszeit verschoben haben, oder ob ein Frequenzfehler vorhanden ist, d. h. ob die Datenimpulse mit einer erhöhten oder verminderten Frequenzrate ankommen und deswegen nicht zum erwarteten Zeitpunkt erhalten werden. Frequenzmessung und -Korrektur sowie Phasenmessung und -Korrektur können durch zwei getrennte jeweils dafür bestimmte Abschnitte der Schaltung ausgeführt werden.
Die erfindungsgemäße Schaltung verfolgt die Ankunftszeiten von vorhergehenden Datenimpulsen, um Frequenz- und Phasendriften der von der Diskette gelesenen Datenimpulse zu messen und zu korrigieren. Ein Auf/Ab-Zähler und ein Addierer sind in der phasenstarren Schleife enthalten, um digital die genaue Ankunftszeit der Datenimpulse vom Speicher anzuzeigen. Dekodierschaltungen bearbeiten die digitale Ankunftszeit-Information für einen Datenimpuls oder -impulse und erzeugen Korrektursignale, die zu den Zähl- und Addierschaltungen zurückgeführt werden. Die Korrektursignale stellen die Dauer und die Start/Stopp-Zeit jedes Inspektionsfensters ein, indem sie eine Veränderung der Dauer und/oder des Start/Stopp- Zeitpunktes für einen vollständigen Zyklus des Addierers veranlassen. Nach jedem abgelaufenen Addierzyklus wird ein Übertragssignal zu einem Puffer gesendet. Wenn ein Datenimpuls zu irgendeinem Zeitpunkt während eines Addierzyklus (der einem Inspektionsfenster entspricht) empfangen wird, wird eine "1" eingegeben und gespeichert. Damit speichert der Puffer zeitweilig Datenbits, die zu den in dem Quellenspeicher enthaltenen passen, welche zu der Eingabeschaltung übertragen werden.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird besser verstanden beim Lesen der nachfolgenden detaillierten Beschreibung der bevorzugten Ausführung im Zusammenhang mit den beigefügten Zeichnungen, in welchen zeigt:
Fig. 1 ein Blockschaltbild der Dateneingangsschaltung nach der Erfindung; und
Fig. 2 ein Blockschaltbild der in der Dateneingangsschaltung nach Fig. 1 benutzten Steuerschaltung.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNG

Eine Dateneingabeschaltung wird ausgeführt unter Benutzung von NMOS-LSI-Digitalschaltungen und bewirkt die Bearbeitung von von einem Quellenspeicher erhaltenen Datenimpulsen einschließlich Daten, die durch eine Diskette formatiert und von ihr erhalten werden. Die Eingangsschaltung kann Datenbits in typischen Formaten bearbeiten, die mit Abständen von 4, 6, 8 oder 12 us ankommen, was den Einsatz mit einer Anzahl von handelsüblichen Personalcomputern ermöglicht. Die Dateneingabeschaltung stellt sicher, daß die Datenimpulse in Datenbits gewandelt und in dem Schieberegister 15 oder Eingabedatenpuffer gespeichert werden als eine Bit folge, die korrekt die in dem Quellenspeicher gespeicherten Datenbits wiedergibt. Die Daten werden in Form von Impulsen empfangen und sind binär (Einsen oder Nullen), mit der spezifischen Abwesenheit eines durch die Schaltung als eine Null gedeuteten Impulses. Ein Fehler tritt auf, wenn eine Zeitverschiebung der Ankunft eines Impulses einen Fehler in der Zuordnung der Datenbits schafft, wie sie durch das Host-Computersystem erzeugt wird, so daß die in den Eingabedatenpuffer 15 eingegebenen und in dem Host-Computersystem verarbeiteten Datenbits nicht mit den in dem Quellenspeicher gespeicherten Datenbits übereinstimmen. Die Eingabeschaltung erfaßt von dem Quellenspeicher gesendete Datenimpulse und bearbeitet sie als Datenbits in einer geordneten Reihenfolge. Eine "Eins" wird in das Register 15 eingegeben, wenn ein Impuls zu irgendeinem Zeitpunkt während eines bestimmten Aufnahme-(Addier-Zyklus erhalten wird; sonst wird eine "Null" in dem Register als Wert des gegenwärtigen Datenbits gespeichert.
Der Zeitraum des Empfangs-(Addier)Zyklus wird so gewählt, daß er mit der erwarteten Datenübertragungsrate des Speichers übereinstimmt. Idealerweise werden individuelle Impulse jeweils in der Mitte eines Empfangszyklus aus einer Abfolge dieser empfangen. Jeder Empfangszyklus folgt unmittelbar dem vorhergehenden Zyklus und der Zeitraum vorn Beginn bis zum Ende des Zyklus kann als ein Inspektionsfenster angesehen werden. Die Eingabeschaltung empfängt einen Bitstrom von dem Quellenspeicher, der eine Serie von Einsen und Nullen umfaßt, und erfaßt jeden der aufeinanderfolgenden Datenimpulse während eines aus einer Reihe von Inspektionsfenstern. Die Inspektionsfenster haben Zeitdauern und Start/Stopp-Zeitpunkte, die eine Funktion der grundlegenden Datenbit-Übertragungsrate und der Abweichung der Ankunftszeiten der zuletzt erfaßten Datenimpulse vom Ideal sind. Wenn so beispielsweise eine grundsätzliche Phasenverschiebung von einigen ns (Nanosekunden) zum Ankunftszeitpunkt der unmittelbar vorhergehenden Datenimpulse vom Quellenspeicher vorhanden ist, wird dies in der Daten-Eingabeschaltung ausgeglichen durch Einstellen der Start/Stopp-Zeitpunkte der Empfangszyklen. Wenn eine Frequenzverschiebung vorhanden ist, welche die Datenübertragungen beeinflußt, so daß der Zeitraum zwischen den unmittelbar vorhergehenden Datenimpulsen sich allmählich dehnt oder verkürzt, wird dies auch in der Daten-Eingabeschaltung ausgeglichen durch Einstellen der Zeitlänge der Empfangszyklen. Nachdem ein Empfangszyklus geendet hat, wird durch die Daten-Eingabeschaltung ein Übertragsignal erzeugt. Dieses Übertragsignal markiert das Ende eines Inspektionsfensters und verursacht das Eintakten einer "Eins" in das Schieberegister 5 oder den Eingabedatenpuffer, falls ein Datenimpuls zu irgendeinem Zeitpunkt während des Fensters empfangen wurde, und läßt eine "Null" in den Puffer einspeichern, falls kein Impuls empfangen wurde.
Die Eingabeschaltung in Fig. 1 ist über einen Diskettenanschluß 11 mit einem Speichermedium, wie einem Diskettenantrieb verbunden. Datenbits werden in serieller Form jeweils einzeln an einer Leitung 13 von dem Diskettenanschluß 11 durch in Fig. 2 gezeigte Schaltungen übertragen und gelangen schließlich zu einem Puffer, dem Schieberegister 15. Dieses Schieberegister 15 wird durch das Übertragssignal an Zeile 17 getaktet, das durch eine Steuerschaltung 19 erzeugt wird, wodurch Daten in das Register 15 eingegeben und dort gespeichert werden, und können dann von serieller in parallele Form gewandelt und an andere Bearbeitungsschaltungen in dem Host- Computersystem übertragen werden.
Die Datenleitung 13 ist auch in die Steuerschaltung 19 eingeführt. Systemtaktimpulse an Leitungen 21, die in dem Host-Computersystem verfügbar sind, oder von einem dazu bestimmten Oszillator, der Teil der vorliegenden Erfindung ist, steuern die Zeitgabe der Daten-Eingabeschaltung und synchronisieren ihren Betrieb mit der Schaltung des Host-Computersystems. Bei einem typischen System können Datenimpulse eine Länge von einer halben bis einer us besitzen mit einem Zeitabstand von 4, 6, 8 oder 12 us zwischen den Impulsen. Eine "Eins", wird angezeigt durch einen niedrigen Pegel -- einen Impuls, dessen Vorderkante nach tief geht und dessen Hinterkante nach hoch zurückkommt. Die System-Taktimpulse an Leitungen 21 werden mit einer entsprechenden Frequenz wie 7,16 MHz erzeugt. Die grundlegende Taktrate von 7,16 MHz wurde so ausgewählt, daß sie 28mal so schnell ist wie die schnellste erwartete Ankunftrate von Datenimpulsen von dem Quellenspeicher (d. h. 4 us) und 14mal so schnell wie die zur Erzeugung des typischen Inspektionsfensters benutzte Empfangs-(Addier)Zyklusrate.
Ein 8Bit-Auf/Ab-Zähler 25 empfängt System-Taktimpulse an Leitung 21, einen Aufzählbefehl an Leitung 27, einen Abzählbefehl an Leitung 29 und einen "Addiere 4"- Befehl an Leitung 63 und einen "Addiere 8"-Befehl an Leitung 65. Der Zähler 25 besitzt drei parallele 8Bit-Ausgänge: Leitungen 35 a-h, 37 a-h und 39 a-h. Ein Multiplexer 41 arbeitet als Wahlschalter, um nur den Wert an einer der Ausgangsleitungen 35, Ausgangsleitungen 37 oder Ausgangsleitungen 39 als Eingangssignal von dem Zähler zu einer Addierschaltung 43 durchzuleiten. Der Addierer 43 ist ein serieller Addierer und kann geschaltet werden, um entweder als 11- oder 12-Bit-Addierer zu arbeiten, so daß die Eingabeschaltung in Betriebsarten mit zwei unterschiedlichen Geschwindigkeiten arbeiten kann. Der Addierer 43 wird im Betrieb durch den Systemtakt getaktet. Jedes Summenergebnis an dem Addiererausgang wird über Leitungen 67 wieder in den Addierer 43 eingefügt, so daß während jedes Addierzyklus der Addierer kontinuierlich den Wert des vorhergehenden Summenergebnisses an seinem Ausgang zu dem Wert eines von drei möglichen Zähler-Ausgangssignalen hinzuaddiert, der durch den Multiplexer 41 ausgewählt wird. Die drei Bits höchster Wertigkeit des Summenergebnis-Ausgangs des Addierers 43 werden der Steuerschaltung 19 über Leitungen 69 eingegeben.
Das variable Ausgangssignal an den Leitungen 37 des Zählers 25 wird anfangs auf einen Nennwert von 146 gesetzt. Wenn der Addierer im 11Bit-Betrieb ist, kann der Addierer ein Summenergebnis so hoch wie 11111111111 oder in dezimaler Darstellung 2047 ausgeben. Ein Nenn-Zentralwert von 146 wurde gewählt als das variable Ausgangssignal an Leitungen 37 des Auf/Ab-Zählers zum Addierer, als eine Näherung an 2048 geteilt durch 14. Als Ergebnis sind annähernd 14 Taktimpulse bei jedem vollständigen Zyklus des Addierers vorhanden (d. h. Empfangszyklus), so daß der 11Bit-Addierer 43 im Idealbetrieb (keine Phasen- oder Frequenzfehler) die Zahl 146, die über Leitungen 37 eingegeben wird, zu seiner vorherigen Gesamtsumme bei jedem Taktimpuls hinzufügt und deshalb zum gleichen Ergebnis zurück "überläuft" (da der Gesamtzählwert 2048 nicht gleichmäßig durch 14 teilbar ist, wird jedoch der Zählwert um 4 kleiner als der 14 Taktzyklen davor auftretende Zählwert sein) nach jeweils 14 Taktimpulsen. Das variable Ausgangssignal des Zählers 25 bei 37 kann erhöht werden unter Benutzung des Aufzählungssignals bei 27 auf einen Maximalwert von 159, und an dieser Stelle ist jeder höhere Zuwachs gesperrt und es wird ein Stoppsignal oberes Ende an Leitung 31 von dem Zähler 25 zur Steuerschaltung 19 ausgegeben. In gleicher Weise kann der Zähler 25 durch Benutzen des Abzählsignals bei 29 in seinem Zählwert verringert werden, nimmt jedoch nicht unter einem Wert 134 ab, an welcher Stelle der Zähler 25 ein Stoppsignal unteres Ende an Leitung 33 zu der Steuerschaltung 19 erzeugt. Wenn aus irgendeinem Grund der variable Zählerausgang außer Bereich ist, reagiert die Steuerschaltung 19 auf das Stoppsignal durch Aussenden von entweder Aufzähl- oder Abzähl- Signalen, bis das variable Ausgangssignal innerhalb der Grenzwerte zurückgekommen ist.
Ein durch Festverdrahtung hergestellter Wert von 258 ist ein fester Hoch-Ausgangswert 35a-h vom Zähler 25, und ein festverdrahteter Wert von 34 ist ein fester Tief-Ausgangswert 39 a-h vom Zähler 25. Der Zähler-Ausgang 37 a-h stellt den variablen Ausgangswert dar und kann in seinem Wert von 146 bis zu irgendeiner davon auf- oder abgezählten Zahl reichen, mit der Begrenzung durch die oberen bzw. unteren Grenzwerte von 159 und 134, die an dem Zähler 25 festgesetzt sind. Drei Steuerleitungen 45, 47 und 49 gehen von der Steuerschaltung 19 zum Multiplexer 41 ab und steuern die Auswahl eines der drei Zählerausgänge: den festliegenden tiefen Ausgang 35, den variablen Zählerausgang 37 oder den festliegenden hohen Ausgang 39.
Das Host-Computersystem sorgt für die System-Taktimpulse an Leitung 21, ein Signal Steuerung A an Leitungen 59 und ein Signal Steuerung B an Leitungen 23. Der Zustand des Signals Steuerung A zeigt an, ob der Quellenspeicher Disketten mit einfacher Dichte oder doppelter Dichte verwendet. Der Addierer 43 wird in eine von zwei Betriebsarten gesetzt durch einen Schalter 51, der mit dem Addierer 43 verbunden ist und ein Ausgangssignal vom Addierer an Leitung 53 erhält. Das Signal Steuerung A an Leitung 59 setzt den Zustand des Schalters 51 fest. Falls der Addierer in den 12Bit-Zustand gesetzt ist, werden die Ausgabedaten über Leitung 47 wieder eingesetzt, ohne irgendwelches Springen oder Weglassen eines Bits. Wenn der Schalter 51 durch das Signal Steuerung A in den 11Bit-Zustand gesetzt ist, läßt dies den Addierer über Leitung 45 eine der Stufen des Addierers umgehen und ein Bit beim Zählen auslassen. Der Addierer 43 zykelt zweimal so schnell, wenn er im 11Bit-Zustand arbeitet, so daß die der Eingabeschaltung zugeordneten Inspektionsfenster (und Empfangszyklen) bei dieser Betriebsart nur die Hälfte der Zeitlänge von denen besitzen, wenn der Addierer im 12Bit-Zustand ist. Die Inspektionsfenster haben Nenndauern von 2 us für den 11Bit-Addierer und 4 us für den 12Bit- Addierer.
Die Steuerschaltung 19 wird so wie in Fig. 2 gezeigt ausgeführt. Datenimpulse an Leitung 13 von dem Diskettenanschluß 11 werden zu einem ersten Abfallkanten-Detektor 71 oder Eingabedaten-Bitdetektor gegeben, welcher Detektor 71 nach Erfassen der abfallenden Vorderkante eines Datenimpulses, welche den Empfang einer "Eins" von dem Quellenspeicher über Leitung 13 darstellt, einen Ausgangsimpuls schafft. Der erste Detektor- Ausgabeimpuls wird in Synchronität mit dem das Ausgangssignal des Detektors 71 taktenden Systemtakt an Leitung 21 erzeugt. Der Zustand des Signals Steuerung B zeigt an, ob das Host-Computersystem im Lese- oder Schreibbetrieb arbeitet. Das Signal Steuerung B an Leitung 23 wird in den Datenbitdetektor 71 eingegeben, um wahlweise den Betrieb des Detektors zu sperren, wenn das Host-Computersystem im Schreibzustand ist, weil das Host-Computersystem in diesem Zustand keine Daten von dem Quellenspeicher liest oder bearbeitet.
Die drei Bits höchster Wertigkeit des Addiersummen-Ergebnisses an Leitungen 69 des Addierers 43 werden zu einem ersten UND-Glied 77 geführt. Das Ausgangssignal dieses ersten UND- Gliedes 77 wird einem zweiten Abfallkantendetektor 79 zugeführt. Dieser zweite Detektor 79 wird auch durch den Systemtakt getaktet, um seine Ausgangssignale, die nach der Abfallkante eines Ausgangssignals vom UND-Glied 77 erzeugt werden, mit dem Host-System zu synchronisieren. Der zweite Detektor 79 und das erste UND-Glied 77 oder Mittel zum Erfassen des Endes eines Empfangszyklus erfassen, wenn das Ausgangssignal des Addierers 43 einen Addierzyklus abschließt und übergeht. Dies tritt auf, wenn das errechnete Summenergebnis, das durch den Addierer ausgegeben würde, wenn er zusätzliche Bits besäße, seine tatsächliche Kapazität überstiege, so daß die drei höchstwertigen Bits an Leitungen 69, die alle hoch wären, sich in den Nullzustand umschalteten, worauf der Ausgang des ersten UND-Gliedes 77 tief geht und der zweiten Detektor 79 einen Impuls ausgibt. Ein D-(Daten) Flip-Flop 81 oder Eingabedatenbit-Zwischenspeicher ist an seiner Setzklemme mit dem Ausgang des ersten Detektors 71 verbunden und an seiner Rückstellklemme mit dem Ausgang von dem zweiten Detektor 79 an Leitung 83. So wird, wenn ein Datenimpuls während eines Empfangszyklus erfaßt wird, eine "Eins" in dem Flip-Flop gespeichert. Am Ende des Aufnahmezyklus wird der Zwischenspeicher durch den zweiten Detektor 49 auf Null zurückgestellt. Das Q-Ausgangssignal des Flip-Flop 81 an Leitung 85 wird in das Schieberegister 15 eingegeben und benutzt, um seriell Datenbits von dem Speicher einzeln pro Addier-(Empfangs)Zyklus in das Schieberegister 15 einzugeben. Die Ausgangsleitung 83 des zweiten Detektors 79 wird als Taktsignal in das Schieberegister 15 eingegeben und ist das Übertragsignal an Zeile 17 der Fig. 1, das am Ende eines Inspektionsfensters benutzt wird, um zu veranlassen, daß das jeweilige Datenbit, das im Zwischenspeicher 81 während des Fensters gespeichert wurde, als nächstes Bit der Daten im Puffer 15 gespeichert wird.
Das Ausgangssignal vom ersten Detektor 71 wird als ein Takt- oder Freigabesignal in ein Schieberegister 91 eingegeben. Das Schieberegister 91 speichert ein Nachhänge/Voreil-Geschichtsbit für jeden Impuls und verschiebt die gespeicherten Daten in Abhängigkeit von der Erfassung irgendwelcher zusätzlicher Impulse. Das 11Bit- oder 12Bit-Ausgangssignal des Addierers 43 bezeichnet die Ankunftszeit von Datenimpulsen mit Bezug auf den Beginn des Addier-(Empfangs-)Zyklus. Wenn es gewünscht ist, Datenimpulse beispielsweise in der Mitte des Inspektionsfenster- und Empfangs-Zyklus zu halten und der Addierzyklus als mit Null beginnend definiert ist, dann wird der Nachhäng- oder Voreil-Status eines empfangenen Impulses leicht durch Eingabe nur des Bits höchster Wertigkeit des Addierers 43 an Leitungen 69 zum Register 91 bestimmt. So speichert das Register den Wert des Bits höchster Wertigkeit des Addierer-Ausgangssignals, wenn jeder der beiden vorhergehenden Datenimpulse erfaßt wurde. Eine "Eins" bezeichnet, daß der Datenimpuls erfaßt wurde, nachdem die Mitte des Inspektionsfensters etwas vorbeigegangen war, (Nachhängen) und eine "Null" zeigt an, daß der Datenimpuls der Mitte des Inspektionsfenster- und Addier-Zyklus voranging. Das Verschieben des Registers 91 veranlaßt das Zurückhalten der Nachhäng-/Voreil-Geschichte nur der beiden vorangehenden Datenimpulse, die am ersten Detektor 71 erfaßt wurden.
Das Ausgangssignal von dem Datenimpulsdetektor 71 wird über Leitung 93 eingegeben und die beiden Bits der Nachhäng-/Voreil- Historie werden in gleicher Weise über Leitungen 95 und 97 in einen Frequenzfehler-Dekodierer 73 und einen Phasenfehler-Dekodierer 75 eingegeben. Der erste Dekodierer 73 gleicht Frequenzdrift aus und der zweite Dekodierer 75 korrigiert die Phasendrift, sobald Datenimpulse von dem Quellenspeicher übertragen werden.
Um zu bestimmen, ob ein Fehler aufgetreten ist, schaut jeder Dekodierer auf eine Historie von verschiedenen Impulsen, z. B. des gegenwärtigen Datenimpulses und der vorhergehenden zwei Datenimpulse vom Schieberegister 91. Ein 3Bit-Frequenzfehler- Parallel/Seriell-Schieberegister 99 oder Korrekturmengen-Register, das durch Systemtaktimpulse getaktet wird, erhält in Parallelform drei Bits von dem Frequenzfehler-Dekodierer 73, die anzeigen, ob zusätzliche Frequenzkorrekturen während nachfolgender Taktzyklen erforderlich sind. Register 99 wirkt als Speicher, um zusätzliche Korrekturbefehle seriell zurück in den Frequenzfehler-Dekodierer 73 während aufeinanderfolgender Taktzyklen einzulesen. Ein durch Systemtaktimpulse getaktetes 3Bit-Phasenfehler-Parallel/Seriell-Schieberegister 101, oder Korrekturgrößen-Register, empfängt in Parallelform drei Bits von dem Phasenfehler-Dekodierer 75, die anzeigen, ob zusätzliche Phasenkorrekturen während darauffolgender Taktzyklen erforderlich sind. Register 101 wirkt als Speicher für zusätzliche Phasenkorrektur-Befehle, die seriell in den Phasenfehler-Kodierer zurückzulesen sind. Die drei Bits höchster Wertigkeit des Summen-Ergebnisses des Addierers 43 an Leitungen 69 bilden zusätzliche Eingangssignale für den Frequenzfehler-Dekodierer 73 und den Phasenfehler-Dekodierer 75.
Der Frequenzfehler-Dekodierer 73 kann ein Aufzählsignal bei 27 oder ein Abzählsignal bei 29 für den Auf/Ab-Zähler 25 schaffen, um den Zähler anzuweisen, den Zählinhalt seines variablen Ausgangssignals 37 um eins zu erhöhen oder abzusenken (der anfängliche Nennwert ist 146). Der Zeitraum des Addier-(Empfangs-)- Zyklus kann dadurch erhöht oder vermindert werden, weil das Addiersummen-Ergebnis mit einer unterschiedlichen Rate überträgt, wenn eine andere Zahl als 146 bei jedem Taktzyklus addiert wird. Das Hochende-Stopsignal 31 und das Tiefende-Stopsignal 33 vom Auf/Ab-Zähler 25 werden auch in den Frequenzfehler-Dekodierer 73 eingegeben. Der Phasenfehler-Dekodierer 75 schafft entweder ein Auswahl-Tiefzähl-Signal an Leitung 45, ein Auswahl-Variabelzähl-Signal an Leitung 47 oder ein Auswahl- Hochzähl-Signal an Leitung 49 für den Multiplexer 41, der einen der Zählerausgänge 35, 37 bzw. 39 zur Eingabe für den Addierer 43 in Abhängigkeit davon auswählt. Als Ergebnis wird das Summenresultat im Addierer 43 während des nächsten Taktzyklus entweder um einen Zählwert 34, einen Zählwert 248 oder einen variablen Zählwert zwischen 134 und 159 erhöht.
Der Auf/Ab-Zähler 25, Multiplexer 41 und Addierer 43 bestimmen zusammen die Dauer und die Start/Stopp-Zeit des Inspektionsfensters, währenddem irgendein erfaßter Datenimpuls von dem Quellenspeicher als nächstes Datenbit in den Puffer 15 eingelesen wird. Wenn während eines regulären vorbestimmten Zeitraums, z. B. der Mitte in Bezug auf die Start- und Stoppzeiten des Inspektionsfensters keine erfaßten Datenimpulse auftreten, besteht ein Phasenfehler. Falls Datenimpulse empfangen werden mit einer Rate, die von der erwarteten Periode von entweder 4, 6, 8 oder 12 us abweicht, besteht ein Frequenzfehler. Während jedes Zyklus wird die Logik im Frequenzfehler- Dekodierer und im Phasenfehler-Dekodierer benutzt, um die Fensterdauer und die Start/Stopp-Zeiten einzustellen und um das Fenster um die letzten erhaltenen Datenimpulse zu zentrieren.
Die Schaltung richtet ein variables Nenn-Ausgangssignal von 146 für den Zähler 25 ein, um eine Nennfenstergröße für das Inspektionsfenster festzusetzen, was die Verwendung von 2 us langen Fenstern ergibt, wenn das Signal Steuerung A einen 11Bit-Addierer-Betrieb auswählt. Mit diesem Algorithmus treten jeweils nach 4 us empfangene Datenimpulse in jedem zweiten Fenster auf, 6 us Datenimpulse erscheinen in jedem dritten Fenster und 8 us Datenimpulse in jedem vierten Fenster. Die Fenstergröße wird eingestellt, um Abweichungen in der Frequenz der Datenübertragungen vom Speicher aufzunehmen durch Erhöhen oder Vermindern des variablen Ausgangssignals des Auf/Ab-Zählers zum Addierer 43. Beispielsweise kann die Daten-Übertragungsrate langsamer als die Nennrate sein und deswegen werden Datenimpulse erfaßt nach der Mitte des Inspektionsfensters. In jedem Addier-(Empfangs)Zyklus würden die Datenimpulse dann als hinter der Mitte des Fenster nachhängend erfaßt und als Ergebnis würde das Bit höchster Wertigkeit des Summen-Ergebnisses für den Addierer 43 eine "Eins" in dem Moment sein, während des Addierzyklus, in dem ein Datenimpuls erfaßt wird. Dementsprechend würde das Schieberegister 91 mit einer Reihe von "Einsen" gefüllt, um die Nachhäng/Voreil-Historie für die vorhergehenden Impulse anzuzeigen. Die Entscheidung, eine Frequenzkorrektur zu unternehmen, wird in dem Frequenzfehler-Dekodierer getroffen und entsteht, wenn das Nachhäng/Voreil-Historienbit für die vorangehenden Impulse wie auch das Bit höchster Wertigkeit des Summen-Resultates für den Addierer für den gegenwärtigen Datenimpuls anzeigen, daß die letzten Datenimpulse alle auf eine Seite des Fensters fallen. Als Ergebnis wird ein Abzählsignal an Leitung 29 von dem Frequenzfehler-Dekodierer zu dem Auf/Ab-Zähler 25 gesendet, welches den Zählwert des variablen Ausgangs an Leitungen 37 um Eins (z. B. von 146 auf 145) vermindert. Diese Größenverminderung des variablen Ausgangssignals des Auf/Ab-Zählers vermindert die zu dem Summen-Ergebnis während jedes Taktzyklus durch den Addierer 43 hinzugefügte Zahl und als Ergebnis wird der Addierer 43 nicht so rasch überlaufen und die Zeitdauer des Addier-(Empfangs)Zyklus erhöht sich. Damit wird die Dauer des Inspektionsfensters erhöht, um die geringere Rate auszugleichen, mit der Datenimpulse von dem Quellenspeicher erfaßt werden. Ein gleichartiger Vorgang geschieht, wenn die Datenübertragungsrate von dem Quellenspeicher zuzunehmen beginnt, so daß die Datenimpulse andauernd vor der Mitte des Inspektionsfensters auftreten, was eine Erhöhung der Zählgröße des variablen Ausganges an Leitungen 37 erfordert.
Phasen-Korrekturen werden durch den Phasenfehler-Dekodierer ausgeführt, der ein Tiefzählungs-Auswahlsignal bei 45 oder ein Hochzählungs-Auswahlsignal bei 49 an den Multiplexer 41 ausgibt, wenn ein Phasenfehler vorhanden ist. Damit wird statt einen Wert zwischen 134 und 59 zu dem Summen-Resultat des Addierers 43 hinzuzufügen, ein Wert von 258 oder von 34 durch den Multiplexer 41 aus den Ausgangssignalen vom Zähler 25 während mehrerer (bis zu vier) der nachfolgenden Taktzyklen ausgewählt und dem Summen-Resultat durch den Addierer 43 hinzugefügt. Der Phasenfehler-Dekodierer entscheidet, ob das Tiefzählungs-Auswahlsignal 45 oder das Hochzählungs-Auswahlsignal 49 aus zugeben ist aufgrund des Wertes des Bit höchster Wertigkeit des Summen-Resultats, das durch den Addierer 43 an Leitungen 69 ausgegeben wird. Wenn beispielsweise der letzte Datenimpuls nach der Mitte des Addier-(Empfangs)Zyklus auftrat, kann ein Tiefzählungs-Auswahlsignal bei 45 das Summen-Resultat des Addierers dazu bringen, daß es erst nach 15 (anstatt 14) Taktzyklen übergeht und deshalb die Start/Stopp- Zeitpunkte der darauffolgenden Inspektionsfenster um eine festgelegte Größe verzögern.
Das Ausmaß der Frequenzkorrekturen und Phasenkorrekturen, die während jedes Addierzyklus ausgeführt werden, und die Entscheidung, ob solche Korrekturen überhaupt durchzuführen sind, hängt von der Größe des Fehlers ab, wie er durch die Zeitgröße wiedergegeben wird, um den der erfaßte Datenimpuls vor oder nach der Mitte des Inspektionsfensters auftritt. Die Größe dieses Hinterherhängens oder Voreilens ist bestimmbar, weil das Summenresultat des Addierers, das an Leitungen 69 ausgegeben wird, die genaue Ankunftszeit des Datenimpulses bezüglich des Beginns des Addierzyklus anzeigt. Die drei Bits höchster Wertigkeit von dem Addierer-Summenresultat werden sowohl dem Frequenzfehler- Dekodierer wie dem Phasenfehler-Dekodierer eingegeben, um die darin enthaltenen Logikschaltungen in die Lage zu versetzen, die Größe der Korrektur, die in irgendeinem bestimmten Addierzyklus für die Länge und die Start/Stopp-Zeitpunkte der Inspektionsfenster herzustellen sind, zu verändern. Beispielsweise wird ein Binärwert 100 für die drei Bits höchster Wertigkeit nur eine kurze Nachhängzeit bei der Ankunft des letzten Datenimpulses anzeigen, während ein Wert 000 eine extrem große Voreilzeit anzeigt. Bei der in der Zeichnung dargestellten Ausführung liegt die Größe einer Frequenz- oder Phasenkorrektur während irgendeines Systemtaktzyklus fest und ist diskret. Jedoch kann die relative Größe der während eines vollständigen Empfangszyklus angestellten Phasen- und Frequenz-Korrekturen durch die Dekodierer 73 und 75 verändert werden durch Herstellen von bis zu vier Korrekturen, indem sie die gleiche Korrektur während bis zu vier bestimmten Systemtaktzyklen auftreten lassen. Die Parallel/Seriell-Schieberegister 99 und 101 zeigen an, ob zusätzliche Korrekturen für Phasen- und Frequenzfehler gemacht werden. Entweder 000, 001, 011 oder 111 wird durch die Dekodierer 73 und 75 in ihre jeweiligen Korrekturgrößen-Register 99 bzw. 101 geladen in Abhängigkeit von der Größe der drei Bits höchster Wertigkeit des Summen-Resultates vom Addierer 43. So sind die in das 3Bit-Schieberegister 101 durch den Phasenfehler-Dekodierer geladenen Bits 000, falls die drei Bits höchster Wertigkeit Binärwerte von 001 oder 110 besitzen, Bits 001 werden im Register 101 gespeichert, falls die Bits höchster Wertigkeit vom Addierer 010 oder 101 sind, Bits 011 werden zum Register 101 gesendet, falls die Bits höchster Wertigkeit sich 001 oder 110 lesen, und Bits 111 würden zum Register 101 ausgegeben, falls sich die Bits höchster Wertigkeit 000 oder 111 lesen (was die maximal mögliche Größe von Nachhängen oder Voreilen eines eingegangenen Datenimpulses anzeigt). Die Register 99 und 101 werden mit zusätzlichen Korrekturgrößen-Bits während des gleichen Taktzyklus geladen, indem die erste Frequenzund/oder Phasen-Korrektur hergestellt wird. Bei darauffolgenden Taktzyklen werden die in dem Korrekturgrößen-Registern 99 und 101 gespeicherten Bits seriell jeweils um ein Bit in den Frequenzfehler-Dekodierer und den Phasenfehler-Dekodierer verschoben. Die zusätzlichen Korrektur-Anforderungen, die als ein Bit den Dekodierern 73 und 75 eingegeben werden, veranlassen jeweils die Herstellung von Korrekturen, genau wie sie vorher beschrieben wurden, während zusätzlicher Taktzyklen, falls das seriell von den jeweiligen Korrektur-Registern eingeschobene Bit anzeigt, daß eine zusätzliche Korrektur benötigt wird. So sind bei der bevorzugten in den Figuren gezeigten Ausführungen die Korrekturgrößen-Register notwendig, da eine während eines beliebigen Taktzyklus hergestellte Korrektur nur eine einzige festliegende Größe besitzt.
Der Zähler 25 und der Addierer 43 bilden in Zusammenarbeit mit dem Frequenzfehler-Dekodierer 73 und dem Phasenfehler-Dekodierer 75 (welche die Größe der durch den Addierer erhaltenen Rückkopplung bestimmen) eine digitale phasenstarre Schleife in Abhängigkeit von Datenimpulsen, die vom Quellenspeicher empfangen werden. Die phasenstarre Schleife verfolgt eine Folge von Datenimpulsen von dem Speicher, die sich in Phase und in Frequenz ändern können. Die Geschwindigkeit, mit der das Summen-Resultat des Addierers 43 überfaltet, welche der Dauer und den Start/Stopp-Zeiten des Empfangs-(Addier)Zyklus (oder Inspektionsfensters) entspricht, wird kontinuierlich mit Rückkoppelgrößen nachgestellt, welche die Phase und die Frequenz der Empfangs-(Addier)Zyklen anpaßt der Phase und der Frequenz der bei dem Datenbitdetektor 71 empfangenen Datenimpulse. Der Phasenfehler-Dekodierer stellt die Phase des Addierzyklus (ändert die Start/Stopp-Zeiten des Inspektionsfensters), um die Datenimpulse in der Mitte der Inspektionsfenster zu halten. Der Frequenzfehler-Dekodierer stellt die Frequenz des Addierzyklus nach (ändert die Größe des Inspektionsfensters) und stellt dadurch die Zeitdauer der Empfangszyklen so nach, daß sie sich dem Zeitraum zwischen auf einanderfolgenden Datenimpulsen anpassen, oder gleichmäßig in diesen teilbar sind. Der Nennwert von 146, um den das Summen-Resultat des Addierers normalerweise erhöht wird, wurde ausgewählt, um eine Zeitlänge zu bekommen, die gebraucht wird, um einen Addier-(Empfangs)Zyklus fertigzustellen der in eine typische Übertragungsrate von Bits von einer Diskette teilbar ist. Eine gut ausgelegte phasenstarre Schleife, die zur Verfolgung eines sich ändernden Eingangssignals benutzt wird, sollte rasch abklingen, jedoch stabil sein. Ein großes Ausmaß von Phasenkorrektur läßt die Schleife sich schneller absetzen, macht sie jedoch auch empfindlicher gegen Rauschen. Wenn andererseits zu starke Frequenzkorrektur benutzt wird kann die Schleife instabil werden. Das richtige Verhältnis von in der Schleife vorgesehener Phasen- und Frequenzkorrektur ist wichtig. Das Ausmaß der Phasenkorrektur muß den nächsten Dateneingangsimpuls in dem korrekten Inspektionsfenster halten, wobei genug Frequenzkorrektur vorgesehen ist, um sicherzustellen, daß die Inspektionsfenster die korrekte Dauer besitzen.
Wenn nicht genug Phasenkorrektur vorgesehen ist, ist es möglich, daß ein Dateneingangsimpuls während des falschen Inspektionsfensters erfaßt wird, und das würde wiederum die richtige Bestimmung der Größe der benötigten Frequenzkorrektur verhindern. Der variable Zählerausgangs-Nennwert von 146 wie auch der feste untere Wert von 34 und der feste obere Wert von 258 sind ausgewählt, um das richtige Verhältnis von Phasen- und Frequenz-Korrekturkopplung beizubehalten. Wenn so nur eine kleine Phasenkorrektur benötigt ist für ein Nachhängen in der Folge von eingehenden Datenimpulsen, veranlaßt das Zusetzen von nur 34 (statt 146) zu dem Summen-Resultat des Addierers während eines Taktzyklus wahrscheinlich einen weiteren Taktzyklus zum Überfalten. Eine einzige Frequenzkorrektur, die den variablen Zählerausgang von 146 auf 147 erhöht, verlangsamt die Addiererzyklusrate um 0,7%. Es ist bestimmt worden, daß kleinere Prozentsatzänderungen der Periode der phasenstarren Schleife keine große Verbesserung des Verhaltens ergeben, während Probleme beim Lesen von Daten von Disketten bemerkenswert werden können, falls die Dauer der Inspektionsfenster nicht um eine genügend feine Größe nachgestellt werden kann.
Wenn die Eingabeschaltung im 12Bit-Addierbetrieb ist, ist die Zyklusperiode für den Addierer und die phasenstarre Schleife nominell 4 us oder 28 Taktzyklen. Das Inspektionsfenster ist doppelt so lang, so daß eine einzige Frequenzkorrektur von beispielsweise 146 auf 147 das Summen-Ergebnis des Addierers um eine Gesamtgröße von 28 Zählungen statt 14 Zählungen während jedes vollständigen Addierzyklus ändert. Jedoch wird weiterhin eine einzige Phasenkorrektur von z. B. 146 auf 34 das Addiersummen-Resultat um insgesamt 112 während eines Addierzyklus ändern, unabhängig von der Addierer-Betriebsart. Deshalb wird durch Ändern der nominellen Zyklus zeit der phasenstarren Schleife von 2 us auf 4 us beim Umschalten auf einen 12Bit-Addierer die Größe der Frequenzkorrektur-Rückkopplung effektiv verdoppelt im Vergleich zu der Größe der Phasenkorrektur-Rückkopplung. Wie vorher beschrieben, ist ein richtiges Verhältnis der Phasen- zur Frequenzkorrektur-Rückkopplung erwünscht, und eine zu große Frequenzkorrektur kann ein Schwingen der phasenstarren Schleife verursachen. Um deswegen das gleiche Verhältnis von Phasen- und Frequenzkorrektur-Rückkopplung beim Umschalten vom 11Bit- zum 12Bit-Addierbetrieb aufrecht zu erhalten, ist eine Verdopplung der normalen Phasenkorrektur von 112 Zählungen pro Addierzyklus nötig. Das wird bewirkt mit den impulsverdoppelnden monostabilen Multivibratoren 104 und 106. Verdopplungsstrukturen werden angeschlossen zum Auswählen der Leitungen 45 und 47, die von dem Phasenfehler-Dekodierer 75 an den Multiplexer 41 ausgehen. Das läßt die Hoch- oder Tief-Zählauswahl-Signale, wenn sie durch den Phasenfehler-Dekodierer ausgegeben werden, nach vier Taktzyklen so wiederholen, daß der feste tiefe Wert von 34 oder hohe Wert von 258 doppelt so oft vom Zähler 25 in den Addierer 43 ausgegeben wird, und dadurch zu einer Vervielfachung der Größe der Phasenkorrektur um einen Faktor 2 sorgen, wenn der Addierer 43 in der langsameren 12Bit- Betriebsart arbeitet. Darauffolgend durch das Korrekturgrößenregister 101 angeforderte Korrekturen werden ohne Störung ausgeführt durch Verzögern der Phasenkorrektur-Befehle von den Verdopplungsstrukturen um vier Taktzyklen. Der erste monostabile Multivibrator 104 arbeitet als ein Impulswiederholer, der an der Leitung 45 angeschlossen ist. Diese monostabile Multivibratorschaltung 104 empfängt einen durch den Dekodierer 75 ausgegebenen Impuls über Leitung 45 und wiederholt ihn dann durch Einsetzen eines zweiten Impulses in die Leitung 45 zum Multiplexer 41 nach der erforderlichen Verzögerung, falls das Signal Steuerung A an Leitung 59 zum Auswählen von 12 Bit in die monostabile Multivibratorschaltung 104 eingegeben ist. Eine zweite monostabile Multivibratorschaltung 106 reagiert in gleicher Weise auf das Signal Steuerung A an Leitung 59 und ist an der Steuerleitung 49 angeschlossen, um als ein Impulswiederholer bezüglich der Leitung 49 zu wirken. Als Ergebnis wird die Größe irgendeiner Phasenkorrektur verdoppelt von einer minimalen Gesamtheit von 112 Zählungen im 11Bit-Betrieb (146 gegen 34 oder 258) zu einer Gesamtgröße von 224 Zählungen beim 12Bit- Betrieb.
Wenn das Host-System sich in der Schreibbetriebsart befindet, ändert sich der Zustand des Signals Steuerung B an Leitung 43, so daß Datenbits nicht von dem Diskettenanschluß 11 in den Dateneingabepuffer 15 eingegeben werden können. Stattdessen werden Datenbits von einem (nicht dargestellten) Ausgabedatenpuffer in den Quellenspeicher eingeschrieben und dasselbe Übertragsignal an Leitung 83 kann verwendet werden, um während der Datenübertragungen mit dem Quellenspeicher Datenbits sowohl in den Datenpuffer 15 einzutakten als auch aus dem Datenpuffer auszutakten. Beim Einschreiben von Daten in ein Speichergerät ist es wichtig, den Zeitraum zwischen den einzelnen übertragenen Datenbits so stabil wie möglich zu halten. Bei dem 11Bit- Addierbetrieb wird ein Datenbit bei jeweils 14 Taktzyklen im Schreibbetrieb in Reaktion auf das Übertragsignal ausgegeben. Um diesen gleichförmigen Zeitraum zwischen den Übertragsignalen im Schreibbetrieb aufrecht zu erhalten, ist eine Frequenzkorrektur in die Schaltung eingebaut, die nur im Schreibzustand arbeitet, geleitet von dem Zustand des Signals Steuerung B an Leitung 23. Eine mögliche Abweichung einer Addier-Zyklusdauer besteht, weil die Nennlänge des Inspektionsfensters von 2 us nicht gleichmäßig in 14 geradzahlige Zeitzuwächse aufteilbar ist bei Benutzung eines Addierers, der eine Gesamtgröße von 2048 Zählungen herstellt. Falls keine Korrektur gemacht wird, würde der Addierer 3 manchmal seine Zählung vollenden (und ein Übertragsignal erzeugen zum Austakten von Daten aus dem Ausgangsdatenpuffer) in 13 Taktimpulsen statt immer in 14 Impulsen. Ein Dividieren des maximalen 11Bit-Addiererzählwerts von 2048 durch 14 läßt einen Rest 4. Deshalb muß nach jeweils 14 (11Bit-Betrieb) oder 28 (12Bit-Betrieb) Taktimpulsen das Addierer-Summenergebnis um eine feste Größe erhöht werden, so daß das identische Summenresultat nach jeweils 14 oder 28 Taktimpulsen auftritt. Wenn das Signal Steuerung A an Leitung 49 für 11Bit an die Schaltung angelegt wird, wird ein Befehl "4 hinzufügen" als Instruktion an den Zähler 25 gesendet. Wenn das Signal Steuerung A für 12Bit eingestellt wird, wird ein Befehl "8 hinzufügen" an den Zähler gesendet. Die Befehle "4 hinzufügen" oder "8 hinzufügen" werden nur einmal pro Addierzyklus erzeugt in Reaktion auf das Freigeben des UND-Gliedes 87 durch den Detektor 79, wenn der Addierer 43 übergeht und einen neuen Addierzyklus beginnt. Entweder der Befehl "4 hinzufügen" oder "8 hinzufügen" wird durch den Demultiplexer 61 angewählt in Reaktion auf den Zustand des Signals Steuerung A, und der richtige Befehl wird als ein Impuls an Leitung 63 (4 hinzufügen) oder Leitung 65 (8 hinzufügen) ausgesendet. Die Befehle "4 hinzufügen" und "8 hinzufügen" werden synchronisiert mit dem System durch den Befehlsgenerator 89, der Eingangssignale vom UND-Glied 87 und dem Systemtakt erhält und ein Signal an den Demultiplexer 61 ausgibt.
Die durch die Dekodierer 73 und 75 ausgeführten kombinatorischen Funktionen werden bewirkt unter Benutzung einer programmierbaren Logikanordnung (PLA). Die Verfahren zum Programmieren der PLA zum Bewirken einer Wahrheitstabelle sind dem Fachmann wohl bekannt. Bei der idealen Ausführung benutzt der Phasen-Dekodierer 75 die Eingangssignale von dem Historienregister 91 nicht. Die Beziehung zwischen den Eingangssignalen und Ausgangssignalen des Dekodierers sind wie folgt: TABELLE I EINGABE (von MSB des Addierers PHASENKORREKTUR-AUSGABE Zyklus TABELLE II MSB-EINGABE EINGABE FEHLER-HISTORIE (keine in gleicher Richtung=0) FREQUENZ-KORREKTUR-AUSGABE
Es wird auf die verwandte Patentbeschreibung in US-A-4 777 621 "Video Game and Personal Computer", ausgegeben am 11.10,1988, hingewiesen.

Claims

1. Verfahren zum Lesen einer Vielzahl von Eingangsdatenbits, die seriell von einem Quellenspeicher übertragen werden, mit den folgenden Schritten:

(a) Erfassen eines Eingangsdatenbits, wobei jedes der Vielzahl von Eingangsdatenbits während eines entsprechenden einen einer Vielzahl von Empfangszyklen erfaßt wird;

(b) Erzeugen einer Zahl, die durch eine von Null verschiedene nominelle Größe im Ansprechen auf das Vorliegen eines Taktsignals geändert wird;

(c) Erzeugen eines Übertragssignals, wenn eine bestimmte Zahl erreicht wird, um jede einer Vielzahl von Zeitdauern des Empfangszyklus zu identifizieren, die frühe und späte Zeitdauern umfaßt;

(d) Bestimmen der erzeugten Zahl, wenn ein Datenbit erfaßt wird, um die Zeitdauer zu identifizieren, während der das Datenbit erfaßt wird;

(e) Erzeugen eines ersten/zweiten Steuersignals, um den Start/Stop eines Empfangszyklus vorzuverschieben oder zu verzögern, wenn die bestimmte Zahl angibt, daß das Datenbit während einer frühen/späten Zeitdauer des Empfangszyklus erfaßt wurde;

(f) Ändern der erzeugten Zahl um eine Größe größer als die nominelle Größe, wenn das erste Steuersignal vorliegt;

(g) Ändern der erzeugten Zahl um eine Größe kleiner als die nominelle Größe, wenn das zweite Steuersignal vorliegt, und

(h) Speichern des erfaßten Datenbit in einem Datenpuffer im Ansprechen auf ein Übertragssignal;

dadurch gekennzeichnet, daß

die Zahl als eine Summe erzeugt wird und ein Summand gleich der nominellen Größe zu der erzeugten Zahl im Ansprechen auf das Vorliegen des Taktsignals zu Zeitpunkten hinzuaddiert wird, wenn die ersten und zweiten Steuersignale nicht erzeugt werden, und der Summand durch Inkrementieren des Summanden zu Zeitpunkten, wenn das erste Steuersignal erzeugt wird, sowie durch Dekrementieren zu Zeitpunkten, wenn das zweite Steuersignal erzeugt wird, gegeben wird.

2. Verfahren nach Anspruch 1, bei dem die ersten und zweiten Steuersignale erste und zweite Phasensteuersignale sind und der Schritt (f) durch Ändern der erzeugten Zahl durch eine Größe ausgeführt wird, die ungleich der zweimaligen nominellen Größe ist, um die Start/Stop-Zeit vorzuverschieben, und der Schritt (g) durch Ändern der erzeugten Zahl um eine von Null verschiedene Größe ausgeführt wird, um die Start/Stop-Zeit zu verzögern.

3. Verfahren nach Anspruch 1, bei dem die ersten und zweiten Steuersignale erste und zweite Frequenzsteuersignale sind und die erzeugte Zahl durch Ändern der nominellen Größe selbst auf eine größere oder kleinere Größe geändert wird, um die Dauer jedes Empfangszyklus zu verkürzen oder zu verlängern.

4. Verfahren nach Anspruch 2 und 3, bei dem die ersten und zweiten Steuersignale erste und zweite Phasensteuersignale und erste und zweite Frequenzsteuersignale sind.

5. Vorrichtung zum Lesen einer Vielzahl von Eingangsdatenbits, die seriell von einem Quellenspeicher übertragen werden, mit:

(a) einer Einrichtung (71) zum Erfassen eines Eingangsdatenbits, wobei jedes der Vielzahl von Datenbits während eines entsprechenden einen einer Vielzahl von Empfangszyklen erfaßt wird;

(b) einer Einrichtung (43) zum Erzeugen einer Zahl, die durch eine von Null verschiedene nominelle Größe im Ansprechen auf das Vorliegen eines Taktsignals geändert wird;

(c) einer mit der Einrichtung (43) zum Erzeugen der Zahl gekoppelten Einrichtung (79) zum Erzeugen eines Übertragssignals, wenn eine bestimmte Zahl erreicht ist, um jede einer Vielzahl von Zeitdauern des Empfangszyklus zu identifizieren, die frühe und späte Zeitdauern umfaßt;

(d) einer mit der Erfassungseinrichtung (71) und der Einrichtung (43) zum Erzeugen der Zahl gekoppelten Zahl-Bestimmungseinrichtung (91) zum Bestimmen der erzeugten Zahl, wenn ein Datenbit erfaßt ist, um die Zeitdauer zu identifizieren, während der das Datenbit erfaßt wird;

(e) einer mit der Zahl-Bestimmungseinrichtung (91) gekoppelten Einrichtung (73, 75) zum Erzeugen eines ersten/zweiten Steuersignals zum Vorverschieben oder Verzögerung des Start/Stops eines Empfangszyklus, wenn die bestimmte Zahl angibt, daß das Datenbit während einer frühen/späten Zeitdauer des Empfangszyklus erfaßt wurde;

(f) einer mit der Einrichtung (43) zum Erzeugen der Zahl und der Einrichtung (73, 75) zum Erzeugen der ersten/zweiten Steuersignale gekoppelten Einrichtung (25) zum Ändern der erzeugten Zahl um eine Größe, die größer als die nominelle Größe ist, wenn das erste Steuersignal vorliegt, um die Start/Stop-Zeit eines jeden Empfangszyklus vorzuverschieben;

(g) einer mit der Einrichtung (43) zum Erzeugen der Zahl und der Einrichtung (73, 75) zum Erzeugen der ersten/zweiten Steuersignale gekoppelten Einrichtung (25) zum Ändern der erzeugten Zahl um eine Größe kleiner als die nominelle Größe, wenn das zweite Steuersignal vorliegt, um die Start/Stop-Zeit eines jeden Empfangszyklus zu verzögern, und

(h) einer mit der Erfassungseinrichtung (71) und der Einrichtung (79) zum Erzeugen des Übertragssignals gekoppelten Datenpuffereinrichtung (15) zum Speichern des erfaßten Datenbits im Ansprechen auf ein Übertragssignal;

dadurch gekennzeichnet, daß

die Einrichtung zum Erzeugen der Zahl eine Addiereinrichtung (43) umfaßt, zum Vorgeben der erzeugten Zahl als eine Summe und zum Addieren eines Summanden, der gleich der nominellen Größe ist, zu der erzeugten Zahl im Ansprechen auf das Vorliegen des Taktsignals zu Zeitpunkten, wenn die ersten und zweiten Steuersignale nicht erzeugt werden, sowie eine Einrichtung (25) umfaßt, zum Vorgeben des Summanden zum Inkrementieren des Summanden zu Zeitpunkten, wenn das erste Steuersignal erzeugt wird, und zum Dekrementieren des Summanden zu Zeitpunkten, wenn das zweite Steuersignal erzeugt wird.

6. Vorrichtung nach Anspruch 5, wobei die Einrichtung (73, 75) zum Erzeugen eines ersten/zweiten Steuersignals eine Einrichtung (75) zum Erzeugen von ersten und zweiten Phasensteuersignalen ist, und die Einrichtung (25) zum Ändern der erzeugten Zahl diese um eine Größe ändert, die ungleich der zweimaligen nominalen Größe ist, um die Start/Stop-Zeit vorzuverschieben, und die erzeugte Zahl um eine von Null verschiedene Größe ändert, um die Start/Stop-Zeit zu verzögern.

7. Vorrichtung nach Anspruch 5, wobei die Einrichtung (73, 75) zum Erzeugen eines ersten/zweiten Steuersignals eine Einrichtung (73) zum Erzeugen von ersten und zweiten Frequenzsteuersignalen ist, und die Einrichtung (25) zum Ändern der erzeugten Zahl diese durch Ändern der nominellen Größe selbst auf eine größere oder kleinere Größe ändert, um die Dauer eines jeden Empfangszyklus zu verkürzen oder zu verlängern.

8. Vorrichtung nach Anspruch 6 und 7, wobei die Einrichtung (73, 75) zum Erzeugen eines ersten/zweiten Steuersignals eine Einrichtung zum Erzeugen von ersten und zweiten Phasensteuersignalen und ersten und zweiten Frequenzsteuersignalen umfaßt.

9. Vorrichtung nach einem der Ansprüche 5 bis 8, bei der die Zahl-Bestimmungseinrichtung eine Schieberegistereinrichtung (91) zum aufeinanderfolgenden Speichern eines Bits für jede einer Vielzahl von erzeugten Zahlen umfaßt, die der Zeitdauer entsprechen, während der jedes Datenbit im Ansprechen auf das Vorliegen des Taktsignals erfaßt wurde.

10. Vorrichtung nach Anspruch 7 oder 8, bei der die die ersten und zweiten Frequenzsteuersignale erzeugende Einrichtung (73) jeweils die Dauer eines jeden Empfangszyklus noch weiter verkürzt und verlängert durch Erzeugen einer Vielzahl von ersten und zweiten Frequenzsteuersignalen.

11. Vorrichtung nach Anspruch 6 oder 8, bei der die Einrichtung (75) zum Erzeugen der ersten und zweiten Phasensteuersignale jeweils die Start/Stop-Zeit eines jeden Empfangszyklus jeweils weiter vorverschiebt oder verzögert durch Erzeugen einer Vielzahl von ersten und zweiten Phasensteuersignalen.

12. Vorrichtung nach einem der Ansprüche 5 bis 11, bei der die Vorrichtung einen Plattenanschluß (11) aufweist.

13. Vorrichtung nach einem der Ansprüche 5 bis 12, bei der die Datenpuffereinrichtung (15) mit einem Computersystem zum Erzeugen der Eingangsdatenbits für das Computersystem gekoppelt ist.

14. Vorrichtung nach Anspruch 13, bei dem die Datenpuffereinrichtung eine Schieberegistereinrichtung (15) zum seriellen Speichern eines jeden Datenbits im Ansprechen auf das Vorliegen des Übertragssignals und zum parallelen Vorgeben einer Vielzahl von Datenbits an das Computersystem umfaßt.

15. Vorrichtung nach einem der Ansprüche 9 bis 14, bei dem die Zahl-Bestimmungseinrichtung eine Schieberegistereinrichtung (91) ist, die ein Bit der erzeugten Zahl entsprechend der Zeitdauer speichert, während der ein Datenbit im Ansprechen auf das Vorliegen des Taktsignals erfaßt wurde.